第16讲 VHDL语言.ppt

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2017-01-16 发布于湖北
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第16讲 VHDL语言.ppt

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ARCHITECTURE AA OF JIAN IS BEGIN PROCESS(clk,reset) VARIABLE tmp:std_logic_vector(7 downto 0); BEGIN IF reset=0 THEN tmp: ELSIF clkevent and clk=1 THEN IF tmpTHEN tmp: ELSE tmp:=tmp-1; END IF; END IF; q=tmp; END PROCESS; END AA; (3) 模块DELTA 模块DELTA如图4.39所示。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DELTA IS PORT(clk,reset:in std_logic; q:out std_logic_vector(7 downto 0)); END DELTA; ARCHITECTURE AA OF DELTA IS BEGIN PROCESS(clk,reset) VARIABLE tmp:std_logic_vector(7 downto 0); VARIABLE a:std_logic; BEGIN IF reset=0 THEN tmp: ELSIF clkevent and clk=1 THEN IF a=0 THEN IF tmpTHEN tmp: a:=1; ELSE tmp:=tmp+8; END IF; ELSE IF tmpTHEN tmp: a:=0; ELSE tmp:=tmp-8; END IF; END IF; q=tmp; END IF; END PROCESS; END AA; (4) 模块LADDER LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ladder IS PORT(clk,reset:in std_logic; q:out std_logic_vector(7 downto 0)); END ladder; ARCHITECTURE AA OF ladder IS BEGIN PROCESS(clk,reset) VARIABLE tmp:std_logic_vector(7 downto 0); VARIABLE a:std_logic; BEGIN IF reset=0 THEN tmp: ELSIF clkevent and clk=1 THEN IF a=0 THEN IF tmpTHEN tmp: a:=1; ELSE tmp:=tmp+16; a:=1; END IF; ELSE a:=0; END IF; END IF; q=tmp; END PROCESS; END AA; (5) 模块SQUARE LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY square IS PORT(clr,clk:in std_logic; q:out integer range 0 to