《2选1多路选择器.docVIP

2 选1 多路选择器 LIBRARY IEEE; --IEEE 库使用说明 USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux21 IS --器件mux21 的外部接口信号说明 --PORT相当于器件的引脚,这一部分称为实体 PORT ( a b : IN STD_LOGIC; s : IN STD_LOGIC; y : OUT STD_LOGIC ); END ENTITY mux21; --器件mux21 的内部工作逻辑描述即 --为实体描述的器件功能结构称为结构体 ARCHITECTURE one OF mux21 IS BEGIN y = a WHEN s = 0 ELSE b WHEN s = 1 ; END ARCHITECTURE one; 1位锁存器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; --锁存器的实体 定义了此器件的 --输入输出引脚及其信号属性 ENTITY Latch IS PORT( D : IN STD_LOGIC; ENA : IN STD_LOGIC; Q : OUT STD_LOGIC ); END ENTITY Latch --结构体 ARCHITECTURE one OF Latch IS --定义信号 SIGNAL sig_save : STD_LOGIC; --进程语句结构描述逻辑的时序方式 BEGIN PROCESS (D, ENA) BEGIN IF ENA = 1 THEN sig_save = D ; END IF ; Q = sig_save ; END PROCESS ; END ARCHITECTURE one; 1位全加器 --或门逻辑描述 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2 IS PORT (a,b :IN STD_LOGIC; c : OUT STD_LOGIC ); END ENTITY or2 ARCHITECTURE fu1 OF or2 IS BEGIN c = a OR b; END ARCHITECTURE fu1; --半加器描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder ARCHITECTURE fh1 OF h_adder IS BEGIN so = (a OR b)AND(a NAND b); co = NOT( a NAND b); END ARCHITECTURE fh1; --1 位二进制全加器顶层设计描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS PORT ( ain bin cin : IN STD_LOGIC; cout sum : OUT STD_LOGIC ); END ENTITY f_adder; ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder PORT ( a b : IN STD_LOGIC; co so : OUT STD_LOGIC); END COMPONENT COMPONENT or2 PORT (a b : IN STD_LOGIC; c : OUT STD_LOGIC); END COMPONENT SIGNAL d e f : STD_LOGIC; --元件连接 BEGIN u1 : h_adder PORT MAP( a =ain b =bin co=d so =e); u2 : h_adder PORT MAP( a =e b =cin co =f so =sum); u3 : or2 PORT MAP(a =d b =f c =cout); END ARCHITECTURE fd1 ; 1. 实体语句结构 以下是实体说明单元的常用语句结构 ENTITY 实体名 IS [GENERIC ( 类属表) ] [PORT ( 端口表 ) ] END ENTITY 实体名 实体说明单元必须按照这一结构来编写实体应以语句ENTITY 实体名 IS 开始以语句END ENTITY 实体名结束 其中的实体名可以由设计者自己添加。 。。。 COMPONENT h_adde