《EDA技术复习期末.docVIP

《EDA技术应用》复习提纲 一、VHDL程序分析处理 1 画出与以下实体描述对应的原理图符号元件: ENTITY buf3s IS --实体1:三态缓冲器 PORT(input:IN STD_LOGIC; --输入端 enable:IN STD_LOGIC; --使能端 output:OUT STD_LOGIC); --输出端 END buf3s ; ENTITY mux21 IS --实体2: 2选1多路选择器 PORT(in0, in1,sel: IN STD_LOGIC; output:OUT STD_LOGIC); 2 哪一种复位方法必须将复位信号放在敏感信号表中?给出这两种电路的VHDL描述。……………………. ARCHITECTURE bhv 0F DFF3 IS SIGNAL QQ:STD_LOGIC; BEGIN PROCESS(RST) BEGIN IF RST’EVENT AND RST=‘1 THEN QQ=(Others=‘0’); END IF; END PROCESS; Q1=QQ; END; ……………………… （2）电平触发复位信号 ……………………. ARCHITECTURE bhv 0F DFF3 IS SIGNAL QQ:STD_LOGIC; BEGIN PROCESS(CLK) BEGIN IF RST=‘1 THEN QQ=(Others=‘0’); END IF; END PROCESS; Q1=QQ; END; ……………………… 3 判断下面三个程序中是否有错误，若有则指出错误所在，并给出完整程序。 程序1: Signal AEN : std_logic; ………………… Process(A, EN) Variable B: std_log ic; Begin if EN=l then B=A; end if; --将“B=A”改成“B:=A” end process; 程序2: Architecture one of sample is variable a，b，c:intege; begin c=a+b; --将“c=a+b”改成“c:=a+b” end; 程序3: library ieee; use ieee.std_logic64.all; entity mux21 is PORT(a,b:in std_logic; sel:in std_loglc;c:out std_logle;); --将“;)”改成“)” end sam2; --将“sam2”改成“entity mux21” architecture one of mux2l is begin --增加“process(a,b,sel) begin” if sel= 0 then c:=a; else c:=b; end if; --应改成“if sel= 0 then c=a; else c=b; end if;” --增加“end process;” end two; --将“two”改成“architecture one” 二、电路设计应用 【例】2选多路选择器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux21a IS PORT(a,b,s:IN BIT; y:OUT BIT); END ENTITY mux21a; ARCHITECTURE one 0F mux21a IS BEGIN PROCESS(a,b,s) BEGIN IF s=‘0’ THEN y=a; ELSE y=b; ENDIF; END PROCESS;