《VHDL实验：用状态机实现ADC0809的采样控制电路.docVIP

VHDL实验二 用状态机实现ADC0809的采样控制电路 一、实验目的 1.学习用状态机对A/D转换器ADC0809的采样控制电路的实现。 二、 实验仪器 1．PC机一台 2． KHF-5 CPLD/FPGA实验开发系统一套。 三、实验要求 1．查阅ADC0809芯片资料。 2．预习实验内容。 四、原理说明 ADC0809是CMOS的8位A/D转换器，片内有8路模拟开关，可控制8个模拟量中的一个进入转换器中。ADC0809的分辨率为8位，转换时间约100us，含锁存控制的8路多路开关，输出有三态缓冲器控制，单5V电源供电。 主要控制信号说明：如图1所示，START是转换启动信号，高电平有效；ALE是3位通道选择地址（ADDC、ADDB、ADDA）信号的锁存信号。当模拟量送至某一输入端（如IN1或IN2等），由3位地址信号选择，而地址信号由ALE锁存；EOC是转换情况状态信号（类似于AD574的STATUS），当启动转换约100us后，EOC产生一个负脉冲，以示转换结束；在EOC的上升沿后，若使输出使能信号OE为高电平，则控制打开三态缓冲器，把转换好的8位数据结果输至数据总线。至此ADC0809的一次转换结束了。 图1 五、实验内容及实验步骤 1、利用quartus2进行文本编辑输入和仿真测试；给出仿真波形。最后进行引脚锁定并进行测试，硬件验证对ADC0809的控制功能。 实验代码： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY adc0809 IS PORT ( ina : IN STD_LOGIC_VECTOR(7 DOWNTO 0); --0809的8位转换数据输出 CLK ,EOC : IN STD_LOGIC; --CLK xitong工作时钟 ALE, ck, OE : OUT STD_LOGIC; --ck是0809de 工作时钟 adda,addb,addc:out std_logic; outa : OUT STD_LOGIC_VECTOR(13 DOWNTO 0) ); END adc0809 ; ARCHITECTURE behav OF adc0809 IS --signal sa:std_logic_vector(7 downto 0); signal fp:std_logic_vector(9 downto 0); signal f:std_logic; TYPE states IS (st0, st2, st3,st4,st5,st6) ; --定义各状态子类型 SIGNAL current_state, next_state: states :=st0 ; SIGNAL REGL : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL LOCK : STD_LOGIC; -- 转换后数据输出锁存时钟信号 BEGIN ADDA = 1;addb=0;addc=0;--sa=ina; process( CLK) begin if( CLKevent and CLK=1)then if fp=15 then fp=0000000000; f=not f; else fp=fp+1; end if; end if; end process; ck=f; PRO: PROCESS(current_state,EOC) BEGIN --规定各状态转换方式 CASE current_state IS WHEN st0 = ALE=0;START=0;OE=0;LOCK=0 ;next_state = st2; -- WHEN st1 = ALE=1;START=1;OE=0;LOCK=0 ;next_state = st2; WHEN st2 = ALE=1;START=1;OE=0;LOCK=0 ;next_state = st3; WHEN st3 = ALE=0;START=0;OE=0;LOCK=0; IF (EOC=1) THEN next_state = st3; --测试EOC的下降沿 ELSE next_state = st4; END IF ; WHEN st4= ALE=0;START=0