《VHDL实验报告.docVIP

信息工程类 实验报告 课程名称： VHDL数字系统设计 姓 名： 系： 专 业： 年 级： 学 号： 指导教师： 职 称： 2013年 11 月 13 日 实验项目列表 序号 实验项目名称 成绩 指导教师 1 实验一 数控分频器的设计 2 实验二 嵌入式锁相环PLL应用 3 实验三 正弦信号发生器 4 实验四 频率计 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 实验一 数控分频器的设计 1．实验目的和要求 学习数控分频器的设计、分析和测试方法。 2．实验原理 信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可，详细设计程序如例1所示。 数控分频器的仿真波形如图1所示：输入不同的CLK频率和预置值D，给出如图1的时序波形。 图1 当给出不同输入值D时，FOUT输出不同频率(CLK周期=50ns) 3．主要仪器设备（实验用的软硬件环境） 实验的硬件环境是： 微机一台 GW48 EDA实验开发系统一套 电源线一根 十芯JTAG口线一根 USB下载线一根 USB下载器一个 示波器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DVF IS PORT ( CLK : IN STD_LOGIC; D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); FOUT : OUT STD_LOGIC ); END; ARCHITECTURE one OF DVF IS SIGNAL FULL : STD_LOGIC; BEGIN P_REG: PROCESS(CLK) VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF CLKEVENT AND CLK = 1 THEN IF CNT8 =THEN CNT8 := D; --当CNT8计数计满时，输入数据D被同步预置给计数器CNT8 FULL = 1; --同时使溢出标志信号FULL输出为高电平 ELSE CNT8 := CNT8 + 1; --否则继续作加1计数 FULL = 0; --且输出溢出标志信号FULL为低电平 END IF; END IF; END PROCESS P_REG ; P_DIV: PROCESS(FULL) VARIABLE CNT2 : STD_LOGIC; BEGIN IF FULLEVENT AND FULL = 1 THEN CNT2 := NOT CNT2; --如果溢出标志信号FULL为高电平，D触发器输出取反 IF CNT2 = 1 THEN FOUT = 1; ELSE FOUT = 0; END IF; END IF; END PROCESS P_DIV ; END; 2.）实验仿真 2.1输入代码 2.2编译测试 2.3引脚锁定 2.4软件仿真结果 2.5VHDL文本输入法时序仿真波形 错误波形 调试后得到正确波形 3）硬件相关部分的测试 2）硬件测试结果 可以听到不同的蜂鸣器声音，改变CLK的选择项可以变换声音的频率。 7．质疑、建议、问题讨论 通过这次实验学会了数控分频器的设计、分析和测试方法。以及对QuartusII软件的使用有了一些了解,学会了建立VHDL文件。 实验二 嵌入式锁相环PLL应用 1．实验目的和要求 学习使用Cyclone器件中的嵌入式锁相环，为以后的设计作准备。 2．实验原理 锁相环路（PLL）亦称自动相位控制（APC）电路，它是一种利用相位误差消除频率误差的反馈控制系统