《可编程逻辑器件实验报告改.docVIP

可编程逻辑器件实验报告 一、实验目的 1、学习QuartusII的使用，熟练 VHDL语言的编写。 2、根据功能图或者原理图编写程序，并熟悉仿真过程。 二、实验步骤 1、建立一个存放工程的文件夹。（文件夹名不能用中文） 2、输入源程序。 3、文件存盘，存盘文件名应与实体名一致。 4、打开波形仿真器。 5、设置仿真时间区域。 6、存盘波形文件。 7、输入时钟信号节点。 8、编辑输入波形。 9、设置仿真参数。 10、启动仿真器并观察仿真结果。 三、实验内容 （一）、74LS04的VHDL描述 74LS04有六个独立的非门，A为输入端，Y为输出端，且输出的是A的非。其功能图如下： 其VHDL描述代码如下： LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY ls04 IS PORT(a : IN STD_LOGIC_VECTOR(5 DOWNTO 0); y : OUT STD_LOGIC_VECTOR(5 DOWNTO 0)); END ls04; ARCHITECTURE one OF ls04 IS BEGIN PROCESS (a) BEGIN y=not a; END PROCESS; END one; 功能仿真如下图： （二）、74LS08的VHDL描述 74LS08是四单元的二输入与门。A、B为输入端，Y为输出端，且Y=AB。其功能图如下： 其VHDL代码描述如下： LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY ls08 IS PORT(a : IN STD_LOGIC_VECTOR(3 DOWNTO 0); b : IN STD_LOGIC_VECTOR(3 DOWNTO 0); y : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END; ARCHITECTURE one OF ls08 IS BEGIN PROCESS (a,b) BEGIN y=a and b; END PROCESS; END one; 功能仿真如下： （三）、74LS10的VHDL描述 74LS10是三单元的三输入与非门，A、B、C为输入端，Y为输出端，且Y=~（ABC）。其功能图如下： 其VHDL描述代码如下： LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY ls10 IS PORT(a : IN STD_LOGIC_VECTOR(2 DOWNTO 0); b : IN STD_LOGIC_VECTOR(2 DOWNTO 0); c : IN STD_LOGIC_VECTOR(2 DOWNTO 0); y : OUT STD_LOGIC_VECTOR(2 DOWNTO 0)); END; ARCHITECTURE ONE OF ls10 IS BEGIN PROCESS (a,b,c) BEGIN y=not (a and b and c); END PROCESS; END; 功能仿真如下图： （四）、74LS490的VHDL描述 74LS490是一个有两单元的以BCD码输出的十进制计数器，有一个异步置9输入端MS，高电平有效，一个异步清零输入端MR，高电平有效，一个计数脉冲输入端CP，下降沿有效，四个输出端，为Q3~Q0，表示CP计数值，且为BCD码表示。其真值表如下： 其VHDL描述代码如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity ls49 is port(ms1:in std_logic; ms2:in std_logic; mr1:in std_logic; mr2:in std_logic; cp1:in std_logic; cp2:in std_logic; q1:out std_logic_vector(3 downto 0); q2:out std_logic_vector(3 downto 0)); end; architecture one of ls49 is signal t1,t2:std_logic_vector(3 downto 0); begin p1: process(ms1,mr1,cp1) --第一单元