集成實验DC实验报告.docVIP

武汉大学电工电子实验教学示范中心 2014 年 5 月 2 日 实验名称 逻辑综合（）、1.掌握综合的基本流程和Design Compile软件的使用 2.对设计进行分块设计以获得更好的综合效果； 3. 对设计进行时间约束的综合。 二、.综合 DC是把RTL级的代码转化为门级网表。综合包括翻译，优化，映射三个步骤。 优化是基于所施加的一定时序和面积的约束条件，综合器按照一定的算法对翻译结果做逻辑优化和重组。在映射过程中，根据所施加的一定的时序和面积的约束条件，综合器从目标工艺库总搜索符合条件的单元来构成实际电路。 2.时序与面积约束 通过描述其设计环境，目标任务和设计规则来系统的约束设计。约束主要包含时序和面积信息，它们通常是从规格说明中提取出来的。DC用这些约束去综合和优化设计以符合其目标任务。 3.环境变量，设计规则和设计优化 (1)设计环境条件约束的环境变量 set_operating_conditions描述了设计的工艺、电压和温度等条件； set_load定义了输出单元总的驱动能力； set_driving_cell模拟了驱动输入管脚的驱动单元的驱动电阻； set_drive指明了输入管脚的驱动强度，模拟了输入管脚的外部驱动电阻； set_wire_load用来提供估计的统计线载(wire load)信息，反过来也用线载信息模拟net 延时。 (2) 设计规则 set_max_transition，set_max_ capacitance，set_max_fanout 设计规则在技术库中设置， 为工艺参数所决定。 set_max_transition value object list set_max_capacitance value object list set_max_fanout value object list 三. 实验设备与软件平台 基于UNIX 系统的服务器、PC 机（windows）、DC 综合软件 二、实验操作部分 实验数据、表格及数据处理（综合结果概要、仿真波形图、时序分析结果、signalTAPII 结果等） 实验操作过程（可用图表示） 结论 四. 实验内容 1. 对设计进行分块设计； 2. 会用DC_tcl完成设计命令； 3. 时间约束设计； 4.环境属性设置和规则设计。 五. 实验步骤 1． 分块设计 （1） 进入risc_design 所在的目录，，Read 和Link 在mapped 目录下的设计项目 my_first_design.ddc，在DesignVision 环境中，生成默认的“End Point Slack”。命令timing/endpoint Slack /ok，记录下最大的违反约束的数值，记录最大的单元面积。得到最大违反约束数值为0.13，最大面积2895.35。 图1 （2） 观察PRGM_CNT_TOP 的Schematic View，选择ViewHighlightCritical Path，在图上会显示出临界值的路径。点击子模块查看临界的路径。并记录画出临界路径。 （3） 清除内存中的设计项目：File/RemoveAllDesign 。重新读入和链接新的项目， Read 和Link 项目unmapped/PRGRM_CNT_TOP.ddc。在“Logical Hierarchy”重新分块，两个子模块都选择，I_RPGRM_DECODE和I_PRGRM_CNT（可使用CTRL+鼠标左键单击选择）。然后运行命令： design_vision-xg-tgroup –design NEW_PC\ -cell I_NEW_PC [get_selection] （4） design_vision-xg-treport_hierarchy –noleaf，记录相关信息。再运行命令design_vision-xg-tungroup –start_level 2 I_NEW_PC。转到“Symbol”或者“Schematic”视图，执行命令：source Scripts/example.tcl。执行默认的编译compile。 再次生成报告文件report_constraint -all_violators，并且把相关的信息记录在表上，与上一次的记录相比较。 2. Tcl文件的编辑与使用 （1） 进入unmapped 所在的目录，并选择unmapped/PRFRM_CNT_TOP.ddc 文件。 设置当前的工作项目为PRFRM_CNT_TOP。运行link 连接；指向该项目的约束条件由./scripts/example.Tcl 文件决定。执行默认的compile 编译。 产生和保存结果到reports/PRGRM_CNT_TOP.r