《计算机系统结构教学课件》系统结构试验教案.docVIP

FPGA 基础实验 一、实验简介 本实验旨在使学生学会用FPGA进行简单的输入输出控制，熟悉Verilog HDL硬件描述语言，掌握ISE开发工具，版本为ISE 12.4。 二、实验目标 在完成本实验后，使学生掌握如下内容： ? （1）掌握Xilinx 逻辑设计工具ISE 的设计流程； ? （2）掌握UCF （用户约束文件）的用法和作用； ? （3）初步掌握使用VerilogHDL硬件描述语言进行简单的逻辑设计； ? （4）熟悉Digilent Genesys FPGA开发板。 三、实验环境 本章及后面四章的实验硬件都采用基于Xilinx Virtex 5 LX50T 芯片的Genesys开发板。 技术参数： ??Xilinx Virtex 5 LX50T FPGA, 1136-pin BGA 芯片 ??256Mbyte DDR2 ??10/100/1000 Ethernet PHY and RS-232 接口 ???多个 USB2 端口 ???HDMI video端子 ???AC-97 Codec 端子 ??实时电源监控 ??16Mbyte StrataFlash? ??? 400MHz时钟 ???112 I/O扩展端子 ????多路GPIO ??? 20W 能耗 四、实验过程 本实验旨在使学生掌握Xilinx FPGA的基本开发流程,通过拨码开关控制LED灯。在本实验中，利用Verilog HDL语言描述硬件逻辑,通过ISE工具综合实现,最后下载到FPGA上进行验证。 实验步骤如下： 1． Verilog HDL语言描述硬件逻辑 2． 编辑UCF(用户约束文件) 3． 综合编译硬件设计 4． 下载验证 1、Verilog 描述硬件逻辑 打开ISE工具进行数字逻辑设计。 1）打开ISE工具，新建工程 图1-1 创建新工程 2）?选择FPGA型号、综合和仿真工具、推荐描述语言等配置 图1-2 新工程设置 3）?新建Verilog模块文件 图1-3 新建Verilog模块 4）?定义Verilog模块的I/O端口8个switch作为输入，8个LED作为输出。 图1-4 设置模块的I/O端口 5）编写Verilog代码，8个switch输入端口赋值给led输出端口 图1-5 编写Verilog代码 2、编辑UCF文件 UCF文件是用户约束文件的简称，通过编辑UCF文件可以对FPGA设计进行约束。内容可以涉及到时钟约束、群组约束、逻辑管脚约束以及物理属性约束。 1）新建用户约束文件 图1-6 新建用户约束文件 2）?定义led和switch的逻辑管脚和物理属性约束 图1-7 编辑UCF文件 3、综合编译硬件设计 HDL模块和UCF文件已经编辑完成，接下来就是调用ISE工具生成FPGA配置文件，该过程包含了如下两大步骤： 第一步：综合(Synthesize)，将HDL语言、原理图等设计输入翻译成由与、或、非门和RAM、触发器等基本逻辑单元的逻辑连接（网表），并根据目标和要求（约束条件）优化所生成的逻辑连接，生成EDF文件。 第二步：实现（Implement）。将综合输出的逻辑网表翻译成所选器件的底层模块与硬件原语，将设计映射到器件结构上，进行布局布线，达到在选定器件上实现设计的目的。实现又分为3个步骤：翻译（Translate）逻辑网表，映射（Map）到器件单元与布局布线（Place Route）。 翻译：将综合输出的逻辑网表翻译为Xilinx特定器件的底层结构和硬件原语。 映射：将设计映射到具体型号的器件上（LUT、FF、Carry等）。 布局布线：调用Xilinx布局布线器，根据用户约束和物理约束，对设计模块进行实际的布局，并根据设计连接，对布局后的模块进行布线，产生FPGA/CPLD配置文件。 1）在Hierarchy栏中选择led.v top层文件，在Process栏中双击Generate Programming File，生成FPGA配置文件，该操作包含了上述提到的综合和实现过程。 图1-8 生成FPGA配置文件 4、下载验证 生成的FPGA配置文件位于ISE工程目录下面，即led.bit文件，利用Xilinx iMPACT配置工具，通过USB进行下载验证。 1）Genesys开发板与5V直流电源连接 2）PC机通过USB下载线与Xilinx USB端口连接，打开Genesys电源 3）?调用iMPACT工具，双击Process栏中的Manage Configuration Project(iMPACT) 图1-9 调用iMPACT工具 4）?进入iMPACT工具，双击左侧栏中的Boundary Scan，然后右键点击右侧