EAD電子线路实验报告.docVIP

实验设计报告 EDA实现多功能数字钟 专 业：计算机应用技术 课程名字：电子线路实验 班 级： 学 号： 学生姓名： 2012-12-25 实验任务： 用FPGA器件和EDA技术实现多功能数字钟的设计 已知条件：1、MAX+PlusII 软件 2、FPGA实验开发装置 基本功能：1、以数字形式显示时、分、秒的时间； 2、小时计数器为24进制； 3、分、秒计数器为60进制。 扩展功能：1、校时、校分（有两个使能端构成，分别为校时、校分功能，同时按无效） 2、仿电台报时（每小时的59分51、53、55、57、59分别为四长声一短声进行报时） 3、时段控制（让信号显示灯在晚上19点至早上6点亮） 4、定点闹时（让闹钟每天早上7点闹时） 数字钟电路系统的组成框图 主体电路 扩展电路 数字钟电路系统由主体电路和扩展电路两大部分所组成 三、主体电路部分设计： 设计60进制电路图，如下图所示： 对给图进行编译及波形仿真，通过后可得到如下图： 60进制仿真图 进行打包工作后，可得到60进制图建立成的模块，如下图： 60进制计数模块 做24进制模块时，和60进制方法相同，24进制电路图如下： 24进制仿真图： 24进制计数模块： 对60进制和24进制打包后的文件连接的电路图如下： 对该图进行编译和仿真图如下： 四、注意事项： 画图时，在放置好元件后，要修改输入/出端口名，输入端口是input，输出端口是output。 画图连线时，应注意总线都是比较粗的连线，然后总线的端口的命名要注意是M(H)[7..4]的形式，中括号里数字之间是两个点。 24进制计数器与60进制计数器设计的不同在于，60进制的设计思想是当计数到59时，置数清零，产生进位输出。而24进制的高低4位的清零和进位寻妖考虑个位计到9和整个计满到23。 五、实验感想： 应学校的教学安排，我们进行了实验课程，我的设计题目是自动电子钟，该自动电子钟要求用24小时制进行时间显示，能够显示小时，分钟，秒，上电后从“00：00：00”开始显示。 通过一系列的实验，我受益很多，在老师的指导下我学会了相关软件的基础使用方法，设计电路，调试波形……让大家更加熟练地掌握了在数字电路课堂上知识，当看到自己的设计测试成功时我真的特别高兴，亲自操作终完美完成了自己的设计要求去的了个小成功。在实际中真正的运用了自己在课本中学到的东西，既加深理论知识的理解有锻炼了自己的动手能力，感谢实验老师的耐心讲解和帮助。  3 秒译码器 仿电台报时 时段控制 定点闹时 分计数器 分译码器 秒显示器 分显示器 时钟显示 时译码器 时计数器 秒计数器 校时电路