存储器和高速缓存技术摘要.ppt

存储器和高速缓存技术 教学重点 存储器的分类 内部存储器的系统结构 动、静态读写存储器RAM的基本存储单元与芯片 4.1.1 存储器的分类 （1）按构成存储器的器件和存储介质分类 按构成存储器的器件和存储介质主要可分为：磁芯存储器、半导体存储器、光电存储器、磁膜、磁泡和其它磁表面存储器以及光盘存储器等。 （2）按存取方式分类 可将存储器分为随机存取存储器、只读存储器两种形式。 随机存储器RAM(Random Access Memory) 又称读写存储器，指能够通过指令随机地、个别地对其中各个单元进行读/写操作的一类存储器。 按照存放信息原理的不同，随机存储器又可分为静态和动态两种。静态RAM是以双稳态元件作为基本的存储单元来保存信息的，因此，其保存的信息在不断电的情况下，是不会被破坏的；而动态RAM是靠电容的充、放电原理来存放信息的，由于保存在电容上的电荷，会随着时间而泄露，因而会使得这种器件中存放的信息丢失，必须定时进行刷新。 1. 易失性 4.3 高速缓冲技术 4.3.1 Cache概述 一、 问题的提出 微机系统中的内部存储器通常采用动态RAM构成，具有价格低，容量大的特点，但由于动态RAM采用MOS管电容的充放电原理来表示与存储信息，其存取速度相对于CPU的信息处理速度来说较低。这就导致了两者速度的不匹配，也就是说，慢速的存储器限制了高速CPU的性能，影响了微机系统的运行速度，并限制了计算机性能的进一步发挥和提高。高速缓冲存储器就是在这种情况下产生的。 二、 存储器访问的局部性 微机系统进行信息处理的过程就是执行程序的过程，这时，CPU需要频繁地与内存进行数据交换，包括取指令代码及数据的读写操作。通过对大量典型程序的运行情况分析结果表明，在一个较短的时间内，取指令代码的操作往往集中在存储器逻辑地址空间的很小范围内（因为在多数情况下，指令是顺序执行的，因此指令代码地址的分布就是连续的，再加上循环程序段和子程序段都需要重复执行多次，因此对这些局部存储单元的访问就自然具有时间上集中分布的倾向）；数据读写操作的这种集中性倾向虽不如取指令代码那么明显，但对数组的存储和访问以及工作单元的选择也可以使存储器单元相对集中。这种对局部范围的存储器单元的防问比较频繁，而对此范围以外的存储单元访问相对甚少的现象，称为程序访问的局部性。 4.3.1 Cache概述 三、 Cache-主存存储结构及其实现 为了解决存储器系统的容量、存取速度及单位成本之间的矛盾，可以采用Cache-主存存储结构，即在主存和CPU之间设置高速缓冲存储器Cache，把正在执行的指令代码单元附近的一部分指令代码或数据从主存装入Cache中，供CPU在一段时间内使用，由于存储器访问的局部性，在一定容量Cache的条件下，我们可以做到使CPU大部分取指令代码及进行数据读写的操作都只要通过访问Cache，而不是访问主存而实现。 4.3.1 Cache概述 优点： Cache的读写速度几乎能够与CPU进行匹配，所以微机系统的存取速度可以大大提高； Cache的容量相对主存来说并不是太大，所以整个存储器系统的成本并没有上升很多。 采用了Cache-主存存储结构以后，整个存储器系统的容量及单位成本能够主存相当，而存取速度可以与Cache的读写速度相当，这就很好地解决了存储器系统的上述三个方面性能之间的矛盾。 4.3.1 Cache概述 图4.14 Cache系统的框图 CPU 高速缓存 (Cache) 高速缓存 控制器 主存 DRAM 高速缓存系统 三、 Cache-主存存储结构及其实现 一个Cache系统包含三个部分： Cache模块，既CPU和较慢速主存之间的SRAM； 主存，即较慢速DRAM； Cache控制器，用来对Cache系统进行控制。 图4.15 Cache存储系统基本结构 在主存—Cache存储体系中，所有的程序代码和数据仍然都存放在主存中，Cache存储器只是在系统运行过程中，动态地存放了主存中的一部分程序块和数据块的副本，这是一种以块为单位的存储方式。块的大小称为“块长”，块长一般取一个主存周期所能调出的信息长度。 三、 Cache-主存存储结构及其实现 Cache 控制器(见图)，Cache控制器将来自CPU的数据读写请求，转向Cache存储器，如果数据在Cache中，则CPU对Cache进行读写操作，称为一次命中。命中时，CPU从Cache中读(写)数据。由于Cache速度与CPU速度相匹配，因此不需要插入等待状态，故CPU处于零等待状态，也就是说也就是说CPU与Cache达到了同步，因此，有时称高速缓存为同步Cache；若数据不在Cache中，则CP