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soc实验设计报告 一、实验时间：2010.5.24——2010.6.12 二、 实验目的：通过独立地完成一个数字系统的VHDL/Verilog HDL描述和利用SYNOPSYS的VHDL/Verilog HDL仿真环境对这一描述进行仿真并进行综合，完整的从事一个数字VLSI系统的设计过程，理解和掌握现代集成电路的设计流程，硬件描述语言，综合理论等高层次设计方法以及它和物理实现之间的关系。巩固在理论课阶段学习的相关知识。 三、实验设备和系统 实验中代码的编写和仿真是在modelsim中完成的，使用的是modelsim se 6.5b的版本。实验的综合是在quartus9.0中完成的。 四、实验内容 设计一个数字信号处理器系统，其功能为：在8位微控Intel8051的控制下对输入信号进行数字滤波处理并根据输入数据的大小产生一组控制液晶板的显示。工作过程如下： 1.系统框图 （1）Intel8051是微处理器； （2）TH99CHLS是要实现的系统； （3）Display是一个液晶显示板。它包括三个显示区：一个时间显示区，一个数字显示区和一个由16个小方块组成的信号幅度显示，其结构见下图所示。对应的管脚接高电平时，液晶板上的线段显示；接低电平时，线段消失。 2.工作过程 （1）在外部信号PEbar的控制下，芯片从端口in读入一个八位数据； （2）在(1)中输入的数据与微处理器给出的另一个八位数据进行按位“与”操作； （3）在(2)中处理过的数据经数字滤波后从端口out输出； （4）TH98CHLS内部产生一组时间信号，包括时和分，其格式为：（hh：mm）。这组时间信号的初始值由微处理器给出，微处理器可以随时对时间信号进行修改； （5）送往液晶显示板的信号有三组： a. (4)中产生的时间信号，经七段译码后从端口hour和minute出； b. (3)中经数字滤波的信号，在转换成十进制并做七段译码后，百位经端口d00，十位经端口d10，个位经端口d01送出； c. (3)中经数字滤波的信号，在经过压缩后通过端口ap送出； 数据通道 由滤波器公式可知采用通常的调配方法，用四个步长来实现。如图所示： 这样的方法虽然可行，但资源的使用太大，需要7个乘法器和3个加法器，同时逻辑综合后也会消耗很大的面积和功耗，为了提高资源的利用效率，我们需要对数据通路和控制器重新设计，尽量减少资源数量，同时在速度和代价上做出相应的优化。 由于公式中的描述乘法器过多而牺牲了很大的代价，在设计中，先以减少乘法器为目的， 但如果只采用一个乘法器，控制步又变得相对冗长，所以，在这个实验中，采用6个时钟步 长，根据“基于距离”的资源调配方法，实现算子的调度与资源的调配，同时，对寄存器也 进行了优化，使得其采用更少的寄存器。资源分配的优化如下图所示： 上图采用6个步长，资源包括：乘法器M1、M2，加法器A1、A2，寄存器：r1、r2、r3、r4。当然使用6个步长较上一种方案可能速度上有所牺牲，但带来了寄存器代价和资源代价的很大改善。 六、控制码简化及控制器的实现 控制码的位数为15，分别为C0…C14，每一步控制码的状态如下表所示： 控制步 C0 C1 C2 C3 C4 C5 C6 C7 C8 C9 C10 C11 C12 C13 C14 1 0 0 0 0 0 0 0 X X 0 1 1 1 1 1 2 1 0 1 0 1 0 1 0 0 0 1 1 1 1 1 3 0 1 0 1 0 1 0 1 X X 0 1 1 0 1 4 1 1 1 1 1 1 1 1 X X 0 1 1 0 1 5 1 1 1 1 X X X X 1 1 1 1 0 1 0 6 X X X X X X X X X X 1 0 0 0 1 根据上表，C0C2C4C6C10和C1C3C5C7C8C9分别可以简化，控制码优化后如下表所示: 控制步 C0 C1 C11 C12 C13 C14 1 0 0 1 1 1 1 2 1 0 1 1 1 1 3 0 1 1 1 0 1 4 0 1 0 0 1 1 5 1 1 1 0 1 0 6 1 1 0 0 0 1 七、系统设计 根据实验要求，首先进行系统功能划分，我们将系统划分为四个模块，分别是系统接口模块、时钟产生模块、数字滤波器模块和显示模块。 （1）接口模块（） 该模块前端与Intel8051相连，主要负责与单片机Intel8051之间的通信，接收单片机给出的数据。后端分别与时钟产生模块和数字滤波器模块相连，主要负责为这两个模块提供相应数据。在代码中，该模块所对应的名字是，相对应的测试模块是vin_test.v （