VHDL四位加法器實验报告.docVIP

硬件描述语言实验：四位加法器实验 实验人姓名： 王 昭 学号： 2010482062 实验地点： B3-216 实验三： -- Quartus II VHDL Template -- Basic Shift Register library ieee; use ieee.std_logic_1164.all; entity adder4 is port ( a ,b : in std_logic_vector (3 downto 0); ci : in std_logic; s : out std_logic_vector (3 downto 0); co :out std_logic ); end entity; architecture rtl of adder4 is signal c0,c1,c2 : std_logic; begin s(0) = a (0) xor b(0) xor ci; c0= (a(0) and b(0)) or (a(0) and ci) or (b(0) and ci); s(1)=a(1) xor b(1) xor c0; c1=(a(1) and b(1)) or (a(1) and c0) or (b(1) and c0