VHDL語言的洗衣机控制器设计---.docVIP

目 录 一、目的 2 二、内容及要求 2 1、设计的主要内容 2 2、设计的主要要求 3 三、原理 3 1． 基于状态机的控制电路设计 3 2． 洗衣机控制器的工作原理 3 （1）洗衣机的工作状态 3 （2）全自动洗衣过程 4 （3）单独执行某个洗衣程序 4 （4）设计思路 5 四、步骤及仿真图 7 五、 程序设计 10 (1)时钟分频模块························································10 （2）数码管显示 11 （3）定时器电路 12。 （4）预置时间和编码电路·················································13 （5）时序电路 13 （6）译码器 14 六、心得体会 14 七、参考文献 15 一、目的 1． 学习掌握全自动洗衣机的控制原理。． 掌握基于有限状态机的控制电路设计方法设计一个全自动洗衣机电路，实现对洗衣机的全自动控制。 根据全自动洗衣机的控制原理设计一个控制电路， 使之能够控制全自动洗衣机完成整个 工作过程。洗衣机工作过程分为两种情况： （1）全部自动完成 当按下复位按钮时，洗衣机上电，控制电路复位到初始状态（默认水位为“中”；使用 ） 者可根据衣服的多少，按下水位控制按钮，改变水位设置，以控制上水时加水的多少；当按 下启动/暂停按钮时，洗衣机开始洗衣的第一个操作：进水阀门打开，开始上水，并根据水 位设置（高、中、低、少）历时不同的时间timeadd（8s、7s、6s、5s） ；然后进水阀门关闭， 电机开始运转，开始洗衣过程，并历时 9s；然后电机停止运转，排水阀门打开，开始排水， 并根据水位设置（高、中、低、少）历时不同的时间timedrain（7s、6s、5s、4s） ；然后排水 阀门关闭，进水阀门打开，开始第二次上水，并历时timeadd……当甩干结束后，整个洗衣 过程完成，扬声器发出持续 15 秒的急促的“嘀嘀”音，提示用户洗衣结束。正常运行状态 下全自动洗衣机工作过程空闲（idle）→第一次加水（water1）7s→洗衣（wash）9s→第一次排水（drain1）6s→第二 次加水（water2）7s→漂洗（rinse）9s→第二次排水（drain2）6s→甩干（dry）5s→蜂鸣 15s 洗衣机整个工作过程可分为 9 个状态，运用有限状态机的设计思想来实现。 （2）人工干预在每个工作状态下，如果想要洗衣机暂停工作，可按下启动/暂停按钮，则洗衣机立刻 暂停当时的操作。比如，在第一次加水过程中，若按下启动/暂停按钮，则进水阀门立刻关 闭，暂停上水，计时暂停；当再次按下启动/暂停按钮，则进水阀门又打开，并继续计时， 直到加水满 timeadd 后，进入洗衣过程。 洗衣机功能设置： 打开洗衣机盖/合上洗衣机盖：当洗衣机在甩干过程中，若打开洗衣机盖，则洗衣机 应立即暂停工作，停止电机运转和排水；只有合上洗衣机盖，洗衣机才能继续工作。因此洗 衣机控制器有一个 open_door 输入信号，并根据此信号控制洗衣机的动作。 水位控制：有一个水位控制按钮，逐次按动它，水位可以在高、中、低、少这 4 档 间切换，以控制上水时加水的多少。 洗衣模式选择：有一个洗衣模式选择按钮，在洗衣机上电后开始启动之前，按动此 按钮，可以选择洗衣机单独执行不同的洗衣程序：浸泡、洗涤、漂洗、脱水（甩干） ；若不 按此按钮，则默认全程自动执行浸泡、洗涤、漂洗、甩干这 4 个程序。画出洗衣机控制器包括不同洗衣模式的完整的状态转移图。1． 基于状态机的控制电路设计有限状态机（FSM，Finite State Machine）是一种重要的时序逻辑电路单元，尤其适 合于设计数字系统的控制模块。 状态机可以认为是组合逻辑和寄存器逻辑的特殊组合， 它一 般包括两个部分：组合逻辑部分和寄存器部分。组合逻辑部分又包括次态逻辑和输出逻辑， 分别用于状态译码和产生输出信号； 寄存器部分用于存储状态。 状态机的次态是现态及输入 信号的函数，输出信号根据状态机的现态或输入信号而定。 根据输出信号产生方法的不同，状态机可分为两类：摩尔（Moore）型状态机和米里 （Mealy）型状态机。对于 Moore 型状态机，其输出只为状态机当前状态的函数，而与输入 无关。而对于 Mealy 型状态机，其输出不仅与状态机当前状态有关，而且与输入有关。 实用的状态机一般都设计为同步时序电路，它在时钟信号的触发下，完成各状态之间 的转移，并产生相应的输出。 采用 Verilog HDL 语言实现基于状态机的控制电路设计， 就是在时钟信号的触发下， 完 成两项任务： （1）用 case 或 if-else 语句描述出状态的转移， （2）描