可編程逻辑器件实验报告改.docVIP

实验一 74LS04的描述 74LS04有六个独立的非门，A为输入端，Y为输出端，且输出的是A的非。其功能图如下： 下为74LS04的VHDL程序和仿真功能图： LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY ls04 IS PORT(a : IN STD_LOGIC_VECTOR(5 DOWNTO 0); y : OUT STD_LOGIC_VECTOR(5 DOWNTO 0)); END ls04; ARCHITECTURE HZ OF ls04 IS BEGIN PROCESS (a) BEGIN y=not a; END PROCESS; END HZ; 二 74LS10的描述 74LS10是三单元的三输入与非门，A、B、C为输入端，Y为输出端，且Y=~（ABC）。其功能图如下： 74LS10的VHDL程序如下： LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY ls10 IS PORT(a : IN STD_LOGIC_VECTOR(2 DOWNTO 0); b : IN STD_LOGIC_VECTOR(2 DOWNTO 0); c : IN STD_LOGIC_VECTOR(2 DOW