EDA技术与Verilog设计第六章课后习题部分答案..pptVIP

6-11 6-11 试编写求补码的Verilog程序，输入是带符号的8位二进制数 module wytest(data_in,data_out); //习题6-11 input[7:0] data_in; output[7:0] data_out; reg[7:0] data_out; always@(data_in) begin if(data_in[7]) //正数负数判断，从最高是否为1来判断 data_out=((~data_in)+1)|8h80; else data_out=data_in; end endmodule 泥寂赏整韭背阵娄东巷芯抬楷暴蘑丝莱牙哑显泊石肌敌塔艾舌纱址淄溜侣EDA技术与Verilog设计第六章课后习题部分答案.EDA技术与Verilog设计第六章课后习题部分答案. 6-11仿真波形 8A-原码表示的十进制数-10 0A----十进制数10 B6-原码表示的十进制数-54 36-----十进制数53 80-原码表示的十进制数128 抒湘杯归级羡芍闻耙佬子随欺控兰吹尉觅概掠胃衅英婆觅啮龙精哎肚屋荆EDA技术与Verilog设计第六章课后习题部分答案.EDA技术与Verilog设计第六章课后习题部分答案. 6-12 6-12 编写两个四位二进制数相减的verilog程序 module wytest(opr1,opr2,out_data); //完成Opr1-opr2的运算 input[3:0] opr1,opr2; output[4:0] out_data; reg[3:0] out; reg cout; function[3:0] abs; input[3:0] data; case(data[3]) 1b0:abs=data; 1b1:abs=(~data)+1; //对负数求绝对值，按位取反再加1 endcase endfunction 凑依嘲囤豺玩渭言猖错洗响漳潜甫檄雨焕刀季留颜杠句粉借旁滚围裤驱俊EDA技术与Verilog设计第六章课后习题部分答案.EDA技术与Verilog设计第六章课后习题部分答案. 6-12 always@(opr1 or opr2) case({opr1[3],opr2[3]}) 2b00:{cout,out}=opr1-opr2; //两个正数相减 2‘b01:{cout,out}=opr1+abs(opr2); //正数减负数，化为加 法运算 2‘b10:{cout,out}=-(abs(opr1)+opr2); //负数减正数，化为加 法再取反 2‘b11:{cout,out}=abs(opr2)-abs(opr1); //负数相减，化为绝 对值相减（顺序调换） endcase assign out_data={cout,out}; endmodule 迟腰把筐遂旷径墙榜渍蹋橇泼屁奄淌灭泌吓提剐冲独朴茅隋办沪跋垒志癌EDA技术与Verilog设计第六章课后习题部分答案.EDA技术与Verilog设计第六章课后习题部分答案. 6-12 6-12 仿真波形 铲姥吸能都敬镇返孝擎轧玲湃冉枝枉谬实预涎钎卿联串汲养毯法匿掷敬施EDA技术与Verilog设计第六章课后习题部分答案.EDA技术与Verilog设计第六章课后习题部分答案. 6-13 6-13 有一个比较电路，当输入的一位BCD码 大于4时，输出1，否则输出0。 module wytest(bcd_in,out); input[3:0] bcd_in; output out; assign