[针对华为数字ASIC.docVIP

(注：因笔者才疏学浅，所以整理的答案难免出现错误，请读者自行查正，谢谢) （一）、基本概念 1、? ASIC/ICEDA工具 前端设计 1）规格制定(specification) 2）详细设计(idea design) 3）RTL编码(RTL coding) 4）仿真验证(verification)――VCS，NC-Verilog 5）逻辑综合(synthesis)――Design Compiler 6）可测性设计DFT――DFT Compiler 7）静态时序分析（Static Timing Analysis）――Prime Time 8）形式验证(formal verification)――Formality ? 后端设计 9） 布局规划（floorplanning）——Astro 10）时钟树综合(Clock Tree Synthesis)－－Physical Compiler 11）布局布线(PlacementRout)――Astro 12）寄生参数提取(Parasitic Extraction)――Star-RCXT 13）版图物理验证(Layout Physical Verification)――Hercules 芯片出带（Tape--out）GDS-II ? 这里列出的流程是主要设计流程，一般笔试写上这么多已经足够了。实际设计中可能还有DFM（可制造性设计），功耗分析，信号完整信分析SIA（Signal Integrity Analysis），ATPG(Auto Test Pattern Generation)――Tetra MAX等等。版图物理验证包括DRC、LVS、ANT、ERC等。 DRC：Design Rule Check，设计规则检查 LVS：Layout Vs Schematic ANT：Antenna?effect，天线效应 ERC：Electric Rule Check，电气规则检查 ? 1、? ?? ?同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，它们共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。它比异步时序逻辑电路简单。同步时序电路健壮，并且容易维护，缺点是时钟偏移带来的问题难以处理，并且电路的性能达不到最优。 异步电路主要是组合逻辑电路，没有统一的时钟信号，状态的变化时刻是不固定的。一般用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。通常，输入信号只在电路处于稳定状态时才发生变化。也就是说，一个时刻只允许一个输入信号发生变化，以避免输入信号之间造成的竞争冒险。 ? 2、? 同步复位是信号在时钟边沿复位，reset信号对设计来说仅仅是同步输入信号。其优点是容易综合（综合成触发器），基于周期的仿真容易。缺点是需要时钟。 异步复位不需要使用时钟，当复位信号有效就进入复位状态。优点是不需要时钟；使用触发器独立输入端，不影响数据时序。缺点是reset信号是个象时钟信号一样的特殊信号，在布局布线的时候需要插入缓冲树；STA和基于周期的仿真困难。 同步、异步复位都需要reset信号同步于时钟解除，否则，状态机可能复位到一个无效状态。在可重用设计中，通常采用异步复位。 ? 3、? MOORE??MEELEY状态机 Moore机中，输出状态仅取决于当前存储电路的状态；mealy机中，输出状态不仅取决于当前存储状态，还和输入状态有关。 ? 4、? 信号在逻辑器件内部经过连线和逻辑单元时,都有一定的延时.延时时间受到连线长度和逻辑单元个数及环境因数有关,所以在门输入的多个信号同时发生变化时会出现尖峰信号,这些尖峰信号称为“glitch”,如果组合逻辑中有glitch，这个电路就存在“冒险”。 所以尽量采用同步电路,信号的变化在时钟的沿,只要出现在时钟沿的毛刺不满setup time和hold?time都不会有问题,如果还有问题可以在输出信号的保持时间内加D触发器采样。还有尽量不要让输入信号同时变化，可以采用格雷码输入。（《数字电子技术基础》P171） ? 5、? 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用OC门来实现。如果不用?OC门，输出端并联以后可能使负载电流过大，而烧坏逻辑门。另外在OC门输出端口应加一个上拉电阻。（《数电》P79） ? ? 6、? 常用逻辑电平：12V，5V，3.3V；TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。（《数电》P119） ? 7、? setup timehold?time Setup/hol