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基于HDL实现的基本门电路设计 主讲教师： 席东河 电话 电子信箱：xd212@163.com 电子工程系 河南工业职业技术学院 第 * /14页 FPGA技术应用 河南工业职业技术学院 * 基于HDL实现的基本门电路设计 知识体系 硬件描述语言(HDL)及其特点 HDL（Hardware Description Language,硬件描述语言）是用文本方式来描述数字电路和数字系统的语言。 数字系统的设计、综合、仿真、验证都可以利用HDL语言实现，采用自顶向下的设计方式。 目前最常用的是VHDL和VerilogHDL语言，现代工业广泛采用VerilogHDL语言。 基于HDL实现的基本门电路设计 Verilog HDL电路模块的一般结构； 基于HDL实现的基本门电路设计 Verilog HDL电路模块的一般结构； 2.1 模块声明 模块声明是用来声明设计电路模块的输入输出端口，包括模块名和输入/输出端口列表。 端口定义格式如下： module 模块名(端口1,端口2,端口3,…); 在端口定义的圆括弧中，是设计电路模块与外界联系的全部输入输出端口信号或引脚，它是设计实体