6时序逻辑电路的分析和讲解.ppt

3、由表得卡诺图进而得到驱动方程 由激励方程组可画出逻辑图 由激励方程组可画出该计数器的逻辑图如下： 6.5.7 试分析图题6.5.7电路是几进制计数器，画出各触发器输出端的波形图。 图题6.5.7 解： [逻辑推理] 由于各JK触发器时钟相同，故为同步时序逻辑电路，其分析过程为： (1)根据电路图写出逻辑表达式，驱动方程和输出方程 (2)写出状态方程 (3)根据状态方程、输出方程，得状态表，并分析其功能  计数脉冲的顺序 Q2nQ1nQ0n 计数脉冲的顺序 Q2nQ1nQ0n 0 1 2 0 0 0 0 1 1 1 1 1 3 4 5 1 1 0 1 0 1 0 0 0 由状态方程得状态表如下： 由表解6.5.7可知，以上电路为5进制计数器，JK触发器为下降沿触发，可得其输出波形如下： 6.5.12 试分析图题6.5.12所示电路，画出它的状态图，说明它是几进制计数器。(74HCT163是具有同步清零功能的4位同步二进制加计数器，其他功能与74HCT161相同) 图题6.5.12 解： 74HCT163为同步清零工作方式，即CR=0时，需下一个时钟脉冲触发沿到来时才清零。 同步清零时， 进制＝ 反馈态数＋1： N=MP+1 =(1010)B+1 =10+1=11 电路采用反馈清零法 状态图： 6.5.17 试分析图题6.5.17所示电路，说明它是多少进制的计数器。 解：分析可知，该计数器是用“反馈清零法”构成。当反馈数码为MP=B时，异步清零，所以N=MP= B=(174)D,即174进制。 计数器的应用 数字钟 * (三位二进制异步加法计数器) (三位二进制异步加法计数器) * 最好改为下降沿触发的计数器 * 最好改为下降沿触发的计数器 ② 典型集成计数器 输入控制 输出译码电路 也称10进制计数器/脉冲分配器 集成计数器 CP脉冲 引入方式 型号 计数模式 清零方式 预置数 方 式 同步 74161 4位二进制加法 异步 (低电平) 同步 74HC161 4位二进制加法 异步 (低电平) 同步 74HCT161 4位二进制加法 异步 (低电平) 同步 74LS191 单时钟4位二进制可逆 无 异步 74LS193 双时钟4位二进制可逆 异步 (高电平) 异步 74160 十进制加法 异步 (低电平) 同步 74LS190 单时钟十进制可逆 无 异步 异步 74LS293 双时钟4位二进制加法 异步 无 74LS290 2-5-10进制加法 异步 异步 几种常用的集成电路计数器，见下表 用集成计数器构成任意进制计数器小结 N M 的情况 ： 已有的集成计数器是M 进制，需组成的是N 进制计数器 具体实现的方法： 反馈清零法 反馈置数法 利用清零输入端，使电路计数到某状态时产生清零操作，清除M–N个状态实现N进制计数器。 利用计数器的置数功能，通过给计数器重复置入某个数码的方法减少(M–N)个独立状态，实现N进制计数器的。 6.7 时序可编程逻辑器件 6.7.1 时序可编程逻辑器件中的宏单元 PLD中在其与－或阵列和输出缓冲电路之间插入触发器，就构成了一种时序逻辑的基本宏单元(OLMC)。 D1 Q1 Q1 D2 Q2 Q2 CP OE D1 Q1 Q1 I1 I2 （Output Logic Macro Cell, 简称OLMC） 6.7.2 时序可编程逻辑器件的主要类型 1.通用阵列逻辑 2.复杂可编程逻辑器件 3.现场可编程门阵列 GAL的集成度在1000门以下，属简单、低密度型时序可编程逻辑器件SPLD.每个输出端都设置了OLMC,输出功能有一定的灵活性和通用性。 称为CPLD，里面有许多逻辑单元块，每块相当于一个GAL器件，通过可编程开关阵列互连，实现之间的信息交换。还通过I/O模块与外部交换信息。 称为FPGA，内部由许多不同功能的可编程逻辑模块组成，通过分布式可编程互连线连接。高密度，功能强大，应用灵活，为设计高度复杂系统首选器件。 6.7.3 通用阵列逻辑GAL 1.GAL的基本结构 常用的通用型GAL有两种：GAL16V8（20脚双列直插）和GAL20V8（ 24脚双列直插），以GAL16V8为例说明其结构和原理。 分两类：一类与门阵列和或门阵列都可编程，如GAL39V18；另一类是与门阵列可编程，或门阵列固定连接，称为通用型。 逻辑结构图由5部分构成： ① 8个输入缓冲器（引脚2~9固定为输入端）。 ② 8个输出缓冲器（引脚12~19为输出缓冲器的 输出端）。 ③ 8个输出逻辑宏单元（OLMC