Verilog中条件编译命令_`ifdef`else`endif_用法.docVIP

Verilog中条件编译命令 `ifdef、`else、`endif 用法 一般情况下，Verilog HDL源程序中所有的行都参加编译。但是有时候希望对其中的一部份内容只有在条件满足的时候才进行编译，也就是对一部分内容指定编译的条件，这就是“条件编译”。有时，希望当满足条件时对一组语句进行编译，当条件不满足时则对另外一组语句进行编译。 条件编译命令的几种形式： （1）`ifdef宏名（标识符） ????????程序段1 ?????? `else ??????? 程序段2 ??????`endif 它的作用是当宏名已经被定义过（此处需要采用`define命令定义），则对程序段１进行编译，程序段２将被忽略；否则编译程序段２，程序段１将被忽落。其中`else部分可以没有，即： （２）`ifdef宏名（标识符） ?????????程序段１ 　　　`endif 这里的“宏名”是一个Verilog HDL　的标识符，“程序段”可以是Verilog HDL语句组，也可以是命令行。这些命令可以出现在源程序的任何地方。 注意：被忽略掉不进行编译的程序段部分也要符合Verilog HDL程序的语言规则。 通常在Verilog HDL程序中用到`ifdef、`else、`endif编译命令的情况有以下几种： ??（１）选择一个模板的不同代表部分。 （２）选择不同的时许或结构信息。 （３）对不同的