电子科技大学-第六章VHDL设计应用实例1分解.ppt

第六章 VHDL设计应用实例 6.1 8位加法器的设计 1、设计思路 多位加法器的构成方式：并行进位 串行进位 并行进位：速度快、占用资源多 串行进位：速度慢、占用资源少 * * 速度与资源的折中选择：并行加法器与串行级联 2、4位并行加法器 3、8位二进制加法器 仿真结果： 6.2 8位乘法器的设计 1、选通与门模块andarith 2、16位锁存器reg16b 3、8位右移寄存器sreg8b 4、乘法运算控制器arictl 5、8位加法器adder8b 8位加法器及4位加法程序见6.1节。 或： 6、8位乘法器multi8x8 仿真结果： 8位加法器构成8位乘法器与8位全并行乘法器性能比较（器件为EPM7256SRC208-7）： 128.2MHz 35.6MHz 最高速度 122/256（47%） 11/256 (4%) 共享扩展项 247/256（96%） 45/256 (17%) 逻辑单元（LC） 8位全并行 乘法器 8位加法器构成8位乘法器 6.3 序列