《基于FPGA的现代数字系统设计》作业参考解剖.ppt

作业答案 3.3 设A=4′b1010，B=4′b0011，C=1b1，则下式运算结果是什么？ (1) ~A 0101 (2) A1 0101 (3) {A，B[0]，C} 101011 (4) A B 0010 (5) A ^B 1001 (6) AB 0 3.5 有一个模块名为my_module，其输入/输出端口情况如题图3.1所示，试写出模块Verilog HDL的描述框架，即模块的定义、端口罗列和端口定义等。 module my_modudle( AIN, BIN, CIN, CLK, ENABLE, RESET DATA_OUT) Input[3:0] AIN; Input[2:0] BIN; Input[1:0] CIN; Input CLK, ENABLE, RESET; Output[4:0] DATA_OUT; ……. 作业答案 3.6 在下面的initial块中，根据每条语句的执行时刻，写出每个变量在仿真过程中和仿真结束时的值。 initial begin A=1b0; B=1b1; C=2b10; D=4b1100;