低功耗CMS电路设计.docVIP

低功耗CMOS电路设计 低功耗CMOS电路设计——逻辑设计与CAD工具 主编：Christian Piguet SoC要求在高层次开始低功耗优化，在系统级依赖于应用需求，调整维度包括模块划分、执行步骤、复杂度、数据传递、位置、缓存、分布/集中式存储等…… 微电子发展瓶颈 工艺尺寸缩小走向末端； 碳纳米、量子点、单电子器件、分子开关、自旋晶体管起步困难； 晶体管性能与功耗难两全，妥协做法——分类：高性能、低工作功耗、低静态功耗； 微电子进入纳电子阶段 光互连技术（1-1、1-n广播、n-n多波长互连） 光接收、光传输、与CMOS工艺兼容 波导损耗（源-波导耦合损耗、矩形/直线损耗、弯曲损耗、Y耦合损耗、波导-接收耦合损耗） 平坦频率响应（衰减不受频率影响）、抗串扰、无中继器 深亚微米设计模型 电流模型 最大开关电流、输入范围块/慢 性能度量：转换时间、工艺、电压、温度敏感 、延时、短路功耗 标准单元库 逻辑电路和标准单元 低功耗标准单元库：门控时钟，基于分支减少寄生逻辑 面向特定应用的低功耗标准单元库：自定时设计的muller结构、密码应用的功耗隐藏、SEU容错设计（时序冗余） 低功耗高速动态逻辑 单相时钟（TSPC）锁存器和触发器，差分时钟锁存器和触发器 高通量CMOS技术：TSPC流水线、TSPC双流水、时钟与数据预充电（CDPD） 快速CMOS功能电路：除法器、纹波计数器、同步计数器、非二进制分频/预分频、加法器/累加器、位串比较器/分类器 低功耗运算器 加法器、乘法器/平方、除法/平方根、浮点、指数 降低动态功耗 电路结构并行化（利用低电压优势）、存储单元并行化（异步交叉读写）、移位寄存器并行化（降低移位频率）、串并转换、LFSR 多电平、低摆幅 预计算、门控时钟 路径平衡、电路分解、逻辑网络规划 低功耗设计硬件描述语言 可编程金属延迟单元、时钟门控 毛刺控制：流水线、延迟平衡、功能重排 门控时钟挑战：时序问题（影响时钟树）、可测性问题（多时钟域）、CAD问题（保持状态检测以实现统一控制、多余时钟检测） FSM时钟门控、FSM状态编码、FSM分块 数据通路逻辑预先设计、状态值保护、控制信号选通 总线编码技术：低摆幅、电荷循环、流水化、多路复用、翻转编码 GHz系统时钟设计 时钟分配 连续系统时钟问题、时钟信号存储元件 异步系统/全局异步-局部同步系统 减少漏电流 亚阈值漏电流（源-漏）、栅极漏电流（衬底-栅电子隧穿）、PN结漏电流（源-衬底、栅-衬底） 时序设计（非关键路径延迟空隙）：双阈值、多电源电压 运行闲置漏电流减小：晶体管堆栈（自反偏压）、休眠晶体管、变阈值CMOS 运行漏电流减小：DVS、DVtS（电荷泵升压） 高速缓存的漏电流减小：源极偏置（闲置正偏）、衬底偏置（闲置反偏）、动态Vdd（闲置低Vdd）、可变位线（闲置降压）、负电压字线（闲置反向小于0） SoC互连功耗 分布：互连线、驱动器、中继器、预充总线 降低互连线摆幅、减小互连活动性（编码、上下文、总线划分） 建模级规划减少长互连和活动性 绝热总线与时钟供电 近似电流源实现绝热充电电路，降低容性负载充放电的能耗 绝热逻辑：回收所有节点能量、回收大电容节点； 双轨制使得器件数倍增，回避静态输入需要充/放路径分离再增加器件数，包括可逆要求使器件数量极大； 部分绝热逻辑，交叉耦合 绝热缓冲：最大节电电容在时钟网络中 绝热电源：简化——LC振荡器，反向双轨；作为储能部件的高Q值电感无法集成，时钟偏差导致振铃或电压峰值破坏，容性负载可变会导致类时钟抖动；而C振荡回路可实现阶梯式驱动器 中等规模能量恢复处理器:AC-1、MD-1，谐振驱动方式功耗优势大 实现全可逆逻辑结构较为困难，电路代价大 弱反型器件实现低功耗 电压低至4Ut（约100mV），要求阈值电压接近0； 神经元电压50～100mV，速度极慢，但大量并行可补偿 低电压电路鲁棒性 信号完整性 串扰（尺寸下降、互感加剧、功耗增加）：宽导线、大间距、隔离介质、交叉补偿噪声、电流可感/差分补偿速度/噪声； 电压降、电源噪声：多电源压焊点、电源网络、交错开启驱动、去耦电容恢复电压； 衬底噪声：高阻衬底、三阱工艺、SOI、数字/模拟电路电源隔离 电磁兼容（EMC，源于天线效应）：电源引脚排序 软错误 晶体管匹配（器件参数差异带来偏差）：氧化层厚度、掺杂浓度、阈值、长、宽；导线宽度、间距、厚度、