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第 4 章 Nios II外围设备 主讲人：李兰英 哈尔滨理工大学计算机学院 第四章 目录 1 SDRAM控制器 1.1 SDRAM控制器概述 1.2 SOPC Builder中的 SDRAM控制器内核配置选项 1.3 配置实例 1.4 SDRAM软件编程模型 1.5 时钟、PLL和时序 1.6 Thumb指令集概述 2.CFI（通用Flash接口）控制器 2.1 CFI Flash控制器概述 2.2 SOPC Builder中CFI控制器配置选项 2.3 CFI软件编程模型 第四章 目录 4 PIO控制器 4.1 PIO控制器综述 4.2 SOPC Builder中PIO配置选项 4.3　PIO软件编程模型 4.4　PIO寄存器描述与中断 5定时器控制器 5.1 定时器控制器综述 5.2 SOPC Builder中定时器核配置选项 5.3 定时器软件编程模型 5.4 定时器寄存器描述与中断 第四章 目录 7 JTAG UART核 7.1 JTAG UA RT 核综述 7.2 SOPC Builder中JTAG UART核配置选项 7.3 JTAG UART的软件编程模型 7.4 JTAG UART寄存器描述与中断 8 SPI核 8.1 SPI核综述 8.2 SPI配置实例 8.3 SOPC Builder中SPI核配置选项 8.4 SPI软件编程模型 8.5 SPI寄存器描述 第四章 目录 10系统ID核 10.1 系统ID核综述 10.2 SOPC中系统ID配置选项 10.3 系统ID软件编程模型 11 PLL核 11.1 PLL核综述 11.2 SOPC Builder中PLL控制器配置选项 11.3 PLL寄存器描述 第四章 目录 ※1 SDRAM控制器 ● 1.1 SDRAM控制器概述 ● 1.2 SOPC Builder中的 SDRAM 控制器内核配置选项 ● 1.3 配置实例 ● 1.4 SDRAM软件编程模型 ● 1.5 时钟、PLL和时序 ● 1.6 Thumb指令集概述 1 SDRAM控制器概述 具有Avalon接口的SDRAM控制器IP核为FPGA片外SDRAM提供一个Avalon接口，使设计者在FPGA中创建一个方便与SDRAM芯片连接的定制系统。它支持PC100规范中所描述的标准SDRAM。 SDRAM一般用在需要大容量易失性存储器且对成本敏感的应用中，即SDRAM相对便宜，但需要进行刷新、行打开（Open－Row）管理、延时及其他操作。SDRAM控制器与一个或多个SDRAM芯片相连，并由它处理所有的SDRAM协议请求。在FPGA内部，SDRAM控制器核提供一个线性存储器（flat地址空间）的Avalon从端口，与Avalon主外设相连。 该核可通过不同的数据宽度（8、16、32或64位）来访问SDRAM，可访问不同容量且有多个片选的存储器。Avalon接口有延迟功能，允许进行流水读操作。该核可选择与其他片外Avalon三态设备共享地址和数据总线。这一点对引脚有限的系统很重要，此时，除了SDRAM之外，系统还必须与其他多个存储器芯片相连。 具有Avalon接口的SDRAM控制器核包含在SOPC Builder中，很容易集成到任何SOPC Builder所创建的系统中。 图4-1是SDRAM控制器核的方框图。该控制器与一个外部SDRAM芯片相连。 1．Avalon接口Avalon从端口是SDRAM控制器核唯一用户可见部分。该端口提供了一个平面的（flat）、连续的且与SDRAM容量相应的存储器空间。对从端口的访问完全是透明的。Avalon接口就像一个简单的存储器接口，无任何存储器映射配置寄存器。Avalon从端口允许外设控制插入读和写传送的等待周期，从端口等待直到外设提供有效数据。从端口也支持具有可变延时的读传送，允许高带宽的流水读传送。当主外设读取来自从外设的连续地址时，第一个延迟周期后，返回第一个数据，随后的读操作在每个时钟周期都可读取一个新的数据，但是不能保证每个时钟周期都能返回一个数据，因为SDRAM控制器必须周期地暂停读操作，而去刷新SDRAM。 2．片外SDRAM接口 SDRAM控制器核与片外SDRAM芯片的接口提供PC100定义的标准信号。这些信号必须通过FPGA的 I/O引脚连接