7位序检测机设计.docxVIP

VHDL数字系统设计与测试实验报告（一）——有限序列检测器一、设计功能与要求1、实验要求：利用状态机原理设计一个7位序列检测器（1110010）。2、功能分析：序列检测器一般有一个输入X和一个输出Y。输入信号在不断变化，从而形成一个与时间相关的输入序列。序列检测器就是当输入序列中包含特定串时，设置输出信号Y为高电平，表示检测到了特定串。本设计中需要检测的序列是“1110010”。二、设计思路序列检测器是一种同步时序电路，它用于搜索，检测输入的二进制代码串中是否出现指定的代码序列，1110010序列检测器的原理图如下：首先，要从一串二进制编码中检测出一个已预置的七位二进制码1110010，每增加一位相当于增加一个状态，再加上一个初始态，用八个状态可以实现。状态机初始状态为S1；当自动机接收到一个“1”时，自动机进入S2状态；如果在S2状态接收到“1”时，自动机进入到S3状态；如果在S3状态接收到“1”时，自动机进入到S4状态；如果在S4状态接收到“0”时，自动机进入到S5状态；如果在S5状态接收到“0”时，自动机进入到S6状态；如果在S6状态接收到“1”时，自动机进入到S7状态；如果在S7状态接收到“0”时，自动机进入到S8状态；如果自动机处于S8状态，则表示接收到了一个连续的串“1110010”，此时可以设置输出信号为高电平。其Moore型原始状态转移图如下：根据状态转移图可以得出Moore型原始状态转移表为：S’ZXS01S1S1S20S2S1S30S3S1S40S4S5S40S5S6S20S6S1S70S7S8S30S8S1S21三、源代码libraryieee;use ieee.std_logic_1164.all;entitycheckerarray isport(din:instd_logic;clk,clr:instd_logic;z:buffer std_logic);endcheckerarray; architecturearch_check of checkerarray is type StateType is(s1,s2,s3,s4,s5,s6,s7,s8);signalpresent_state,next_state:StateType;beginstate_comb:process(present_state,din)begincasepresent_state iswhen s1=z=0;if din=1thennext_state=s2;elsenext_state=s1;end if;when s2=z=0;if din=1thennext_state=s3;elsenext_state=s2;end if;when s3=z=0;if din=1thennext_state=s4;elsenext_state=s1;end if;when s4=z=0;if din=1thennext_state=s4;elsenext_state=s5;end if;when s5=z=0;if din=1thennext_state=s2;elsenext_state=s6;end if;when s6=z=0;if din=1thennext_state=s7;elsenext_state=s1;end if;when s7=z=0;if din=1thennext_state=s3;elsenext_state=s8;end if;when s8=z=1;if din=1thennext_state=s2;elsenext_state=s1;end if;end case;end process state_comb;state_clocked:process(clk,clr)beginif(clr=1)thenpresent_state=s1;elsif(clkevent and clk=1)thenpresent_state=next_state;end if;end process state_clocked;endarch_check;四、仿真结果与说明上图即为在modelsim中进行仿真的波形图像。图中黄线前输入的测试序列为1110011，在S7状态后再输入高电平1，状态转移至S3。黄线之后的输入测试序列为1110010。检测正确之后，输出端Z输出一个高电平信号1,表示已正确检测到测试序列。