7-4 VDL语法.pptVIP

7.4 .1 VHDL中的顺序描述语句 赋值语句 Wait 语句 If语句 Case语句 Loop语句 Next语句 Null语句 断言语句 过程调用语句 信号代入语句和变量赋值语句 信号代入语句的书写格式: 目标信号= 表达式； 该语句表示将代入符号“=”右边表达式的值赋给左的目标信号，注意代入符号两边的信号和表达式的数据型和长度必须保持一致。?? 变量只能在VHDL源代码的顺序部分进行说明和使用，只能出现在进程、过程和函数内。 变量赋值语句的书写格式： 目标变量:= 表达式； Wait 语句 例: 异步复位的D触发器 Library ieee; Use ieee.std_logic_1164.all; Entity reset_dff1 is port(clk,reset : in std_logic;d : in std_logic;q : out std_logic); End entity reset_dff1; Architecturertl of reset_dff1 is Begin Process Begin if (reset=‘1’) then q=‘0’; elsif(clk’event andclk=‘1’) then q=d; end if; wait on clk, reset; end process; End rtl; 例: 同步复位的D触发器 Library ieee; Use ieee.std_logic_1164.all; Entity reset_dff3 is port(clk,reset : in std_logic;d : in std_logic;q : out std_logic); End entity reset_dff3; Architecture rtl of reset_dff3 is Begin Process Begin wait until clk’event and clk=‘1’; if (reset=‘1’) then q=‘0’; else then q=d; end if; end process; End rtl; 5. 多条件等待语句?? Wait语句可以同时使用多个等待条件。 ??在多条件等待语句的表达式中，至少应该有一个值包含信号。 例： wait on a b until (c’event and c=‘1’) for 10 ns; IF语句 If 语句是在VHDL描述硬件电路的过程中使用最频繁的语句。 If 语句的完整书写格式： if 条件 then 顺序语句； [elsif条件 then 顺序语句;] [elsif条件 then 顺序语句;] …… [else 顺序语句;] end if;?? 从if开始到end if结束，end if要分开写?? 条件是一个布尔表达式，返回值为布尔类型。?? 当条件满足时执行接下来的顺序语句；当条件不满足时就去执行接下来的顺序语句elsif子句或else子句或结束if语句。 根据if语句的完整书写格式，If语句的三种常用形式。 例：七段显示译码器 Library ieee; Use ieee.std_logic_1164.all; Entity se7 is port(input : in std_logic_vector(3 downto 0); output : out std_logic_vector(6 downto 0)); End se7; Architecture se7_arc of se7 is Begin process(input) Begin case input is when “0000”= output=“0111111”;