1-2集成电路版图的基本知识学案.ppt

版图的相关知识 余 华 重庆大学光电工程学院 Layout structure 集成电路加工的平面工艺 Understanding Layout A simple Case Layer Layout Flow 硅栅CMOS工艺版图和工艺的关系 1. N阱——做N阱的封闭图形处，窗口注入形成P管的衬底 2. 有源区——做晶体管的区域（G,D,S,B区），封闭图形处是氮化硅掩蔽层，该处不会长场氧化层 3. 多晶硅——做硅栅和多晶硅连线。封闭图形处，保留多晶硅。 4. 有源区注入——P+,N+区。做源漏及阱或衬底连接区的注入 5. 接触孔——多晶硅，扩散区和金属线1接触端子。 6. 金属线1——做金属连线，封闭图形处保留铝 7. 通孔——两层金属连线之间连接的端子 8. 属线2——做金属连线，封闭图形处保留铝 版图流程——N well（1） 版图流程——Active Area（2） 版图流程——Polysilicon（3） 版图流程——Active Area Implant（4） 版图流程——Contact（5） 版图流程——Metal 1（6）  反相器版图与电原理图 CMOS工艺中的元件 MOS晶体管 – 版图和结构 – 电特性 – 隔离 – 串联和并联 连线 集成电阻 集成电容 寄生二极管和三级管 MOS晶体管 NMOS晶体管的 版图和结构 PMOS晶体管的 版图和结构 典型的MOS管图形 目前流行的IC结构及其版图特征 目前流行最广泛的是Si栅CMOS电路，主要是通信方面的电路。另一类是双极电路，用于高速、高压或强驱动方面。第三类是BiCMOS，用于一些高要求的地方，比如电压控制、光纤发送接收放大器、电平转换等。 ? Si栅CMOS结构 （一般采用P－Sub，N－Well结构） 工艺尺寸：1u～0.18um ～ 65nm ～ 45nm ～ 32nm 金属：单层～5、6,8~12层 Poly：单层～2层 这些CMOS结构中一般可以兼容纵向PNP晶体管，用作带隙参考的二极管结构。 硅栅CMOS的器件： NMOS——制作在P－Sub上，P－Sub接Vss PMOS——制作在N－Well上，N－Well接Vdd PNP管——C：P－Sub，E：P型有源区，B：N－Well 电阻——Poly电阻一般指高Poly电阻（几十欧 到上百欧），P有源区电阻，N阱电阻 电容——Poly－Poly，Poly—n+，Sandwich ? 标准Bipolar结构 基本构造：PN结隔离，介质（SiO2）隔离 PN结隔离：P衬底，N 外延, P 隔离槽 晶体管： NPN作于N岛上 PNP横向和纵向的 电阻：主要是P区电阻 ? NMOS和PMOS判断 1. 对于数字电路，CMOS中的P管W/L大，N 管W/L小 2. 源极接Vdd的一般为PMOS，接Vss的一般为NMOS 3. 模拟电路不完全服从以上规律。可结合电路结构来分析。如差分放大器尾电流接Vss，则差分对及尾电流MOS器件为NMOS，负载管则可以基本判定为PMOS MOS晶体管 – 在物理版图中, 只要一条多晶硅跨过一个有源区就形成了一个MOS晶体管, 将其S, G, D, B四端用连线引出即可与电路中其它元件连接. MOS晶体管的电特性 – MOS晶体管是用栅电压控制源漏电流的器件,重要的公式是萨方程(I-V方程): IDS=k′?W/L?[(VG-VT-VS)2-(VG-VT-VD)2] MOS晶体管的电特性 – VG, VS, VD分别是栅, 源, 漏端的电压, VT是开启电压.– k′是本征导电因子, k′=μ?Cox/2, μ是表面迁移率, 属于硅材料参数, Cox是单位面积栅电容,属于工艺参数 – W, L分别是MOSFET的沟道宽度和长度,属于物理参数 – 管子的最小沟道长度Lmin标志着工艺的水平——特征尺寸, 如0.35um, 0.18um. W表示管子的大小, W越大则管子越大,导电能力越强, 等效电阻越小. MOS晶体管的并联 晶体管的D端相连, S端相连. 如果两个晶体管中有一个晶体管导通,从D到S就有电流流过, 若两个晶体管都导通,则I=I1+I2.每只晶体管相当于一个电阻,它的并联和电阻并联的规律一样, 等效电阻减小, 电流增大. M1 D G S B MN L=5u W=100u M=2 MOS晶体管的串联 串联: 晶体管的S端和另外一个晶体管的D端相连. 晶体管的串联和电阻的串联规律相同, 等效电阻增大, 电流不变: I=I1=I2. MOS晶体管 MOS晶体管的串联和并联 * 串联和并联的物理实