JESD204B子类简介与确定性延迟..docxVIP

JESD204B子类(第一部分)：JESD204B子类简介与确定性延迟作者：DelJones，ADI公司高速转换器部门应用工程师简介毫无疑问，信息时代的标志是收集、处理和分发越来越大的数据块的需求呈现爆炸式的增长。在通信网络领域，这意味着网络上连接的基础设施和组件需要更多带宽。在医疗行业，这表现为来自扫描仪、X射线仪和其他设备的信息更为详细。相应地，对带宽的这种快速增长进行测试与分析便意味着需要使用速度更快、容量更大的电子测试设备。这种对数据的无止境需求导致JEDEC发布了针对数据转换器与逻辑器件之间高速串行链路的JESD204标准。该标准的修订版B于2011年发布，此版本将串行链路数据速率提高到了12.5 Gbps，以满足当今世界基于转换器应用的更高带宽要求。这些应用中的很大一部分都要求数据以两次电源周期之间已知且一致的延迟遍历整个系统。这一概念称为“确定性延迟”，JESD204B标准对此要求同样有相关规定。此版本发布前，需要实现确定性延迟的系统设计人员使用外部应用层电路来满足要求。在JESD204B标准中引入了三个子类。子类0向后兼容JESD204A标准，并且没有关于执行确定性延迟的相关规定。子类1引入了一个外部参考信号(称为SYSREF)，该参考信号为采样时序提供了一个系统级的基准。子类2定义SYNC~信号如何用作采样时序的系统级基准。采样时序基准在各种情况下均可用来实现确定性延迟。本“迷你指南”旨在厘清JESD204B三个子类在操作上的区别，并为读者提供实现其各自确定性延迟功能的相关实用知识。早在此版本发布以前，需要确定性延迟的系统设计人员便已采用外部应用层电路来实现该要求。确定性延迟概述JESD204B标准将确定性延迟(DL)定义为基于帧的样本到达串行发送器的时间与基于帧的样本从串行接收器输出的时间之差。延迟在帧时钟域中测量，且至少在低至帧时钟的周期内必须是增量可编程的。延迟必须在两次上电周期之间，以及任意再同步事件之间可以重复。此定义见图1。图1.确定性延迟图示JESD204系统中的确定性延迟由固定延迟和可变延迟组成。可变延迟是由数字处理模块中时钟域之间逐电源周期的任意相位关系所导致。在JESD204A和JESD204B子类0系统中未考虑到可变延迟。因此链路上的电源周期变化存在延迟。子类0子类0主要由JESD204B标准所提供，以保证向后兼容JESD204A器件。如果系统设计人员有一个带有传统JESD204A接口的自定义ASIC，并希望将其连接至带有最新特性的JESD204B转换器，那么很可能需要这种向后兼容性。JESD204B标准要求JESD204B标准提供子类0工作模式的要求和建议；这些要求可能与其他子类有所不同。最明显的就是，SYNC~信号的要求是子类1独有的。SYNC~要求(同样适用于子类2)：JESD204B接收器的SYNC~输出必须与接收器的帧时钟同步○ 另外，还要求发送器的帧时钟与SYNC~同步。这可以通过允许发送器的SYNC~输入复位帧时钟计数器来实现。必须指定SYNC~输入到帧时钟边界的延迟。建议使用与器件时钟相同的逻辑(比如LVDS)一定不能交流耦合必须指定接收器引脚端器件时钟到SYNC~的延迟(tDS_R)○ 在帧时钟比器件时钟更快的系统中，使用帧时钟启动并捕捉SYNC~。无论如何，依然需指定tDS_R。必须指定发送器SYNC~到器件时钟的建立时间和保持时间子类0操作含义通过在每一条JESD204通道上使用一个弹性缓冲器，便可在JESD204接收器内自动处理JESD204单条链路上的通道对齐。初始通道对齐序列(ILAS)期间，对所有通道进行监控，并且在最终到达通道的“多帧启动”对齐控制字符到达后，同时释放所有缓冲器，如图2所示。图2.单链路上的通道对齐虽然建议接收器和发送器的帧时钟均与SYNC~信号同步(参见上文“SYNC~要求”部分)，但没有在整个系统中同步本地多帧时钟(LMFC)的机制。因此，使用确定性延迟无法实现多个转换器的链路对齐。相反，若单个器件内的多个转换器配置为JESD204B单链路的一部分，则这些转换器无需借助外部电路即可对齐。LMFC对齐误差只会对链路总延迟产生最多一个LMFC的可变延迟。多芯片同步的子类0解决方案部署确定性延迟的一个优势，就是它可以提供多芯片同步的途径。然而，实现多芯片同步并不必然要部署确定性延迟。JESD204标准允许在采样数据中加入“控制位”，以便将样本信息从发送器传输到接收器。在ADC应用中，可将控制位用作“时间戳”，标记恰好与外部基准信号一同出现的样本。如果在子类0工作模式下使用子类1器件1，那么可以通过SYSREF输入实现该操作。另外，也可在连接单个逻辑器件的多ADC应用中使用SYNC~信号。多芯片同步的基本要求是为ADC提供外部基准信号，并支持J