ch04-6用VerilogHDL描述组合逻辑电路.pptxVIP

4.6 用VerilogHDL描述组合逻辑电路4.6.1 组合逻辑电路的门级建模4.6.2 组合逻辑电路的数据流建模4.6.3 组合逻辑电路的行为级建模4.6 用VerilogHDL描述组合逻辑电路用VerilogHDL描述组合逻辑电路有三种不同抽象级别：组合逻辑电路的门级描述、组合逻辑电路的数据流描述、组合逻辑电路的行为级描述。 VerilogHDL描述的电路就是该电路的VerilogHDL模型。门级描述： 一般使用Primitive（内部元件）、自定义的下层模块对电路描述。主要用于层次化设计中。数据流描述方式： 一般使用assign语句描述，主要用于对组合逻辑电路建模。行为描述方式： 一般使用下述语句描述，可以对组合、时序逻辑电路建模。 1）initial 语句 2）always 语句4.6.1 组合逻辑电路的门级建模门级建模:将逻辑电路图用HDL规定的文本语言表示出来。基本门级元件模型 多输入门三态门多输出门元件符号功能说明元件符号功能说明and多输入端的与门nand多输入端的与非门or多输入端的或门nor多输入端的或非门xor多输入端的异或门xnor多输入端的异或非门buf多输出端的缓冲器not多输出端的反相器bufif1控制信号高电平有效的三态缓冲器notif1控制信号高电平有效的三态反相器bufif0控制信号低电平有效的三态缓冲器notif0控制信号低电平有效的三态反相器end buf n-output buffer not n-output inverter bufif0 tri-state buffer; Io enable bufif1 tri-state buffer; hi enable notif0 tri-state inverter; Io enable notif1 tri-state inverter; hi enable and n-input AND gate nand n-input NAND gate or n-input OR gate nor n-input NOR gate xor n-input exclusive OR gate xnor n-input exclusive NOR gateVerilog 基本门级元件输入输入调用名22 nand真值表 and真值表and 输入1nand 输入1z0X01xz10000011110110xx101xxx0xx1xxxxxz0xxxz1xxx1、多输入门只允许有一个输出，但可以有多个输入。 and A1（out，in1，in2，in3）； X- 不确定状态Z- 高阻态输入输入22xor真值表 or真值表xor输入1or输入101XZ01XZ001XX001XX110XX11111XXXXXX1XXXZXXXXZX1XXout1out1out2out2inin……outNoutNnot输 入 buf真值表 not真值表 01xzbuf输 入10xx01xz01xx输 出输 出2、多输出门允许有多个输出，但只有一个输入。 buf B1（out1，out2，…，in）；not N1（out1，out2，…，in）；notif1真值表bufif1真值表控制输入bufif1控制输入notif101zx01xzz011/z1/z000/z0/zz数据输入数据输入1z00/z0/z1z11/z1/zxzxxxxzxxxzzxxxzzxxx3、三态门有一个输出、一个数据输入和一个输入控制。如果输入控制信号无效，则三态门的输出为高阻态z。 说明部分功能描述//Gate-level description of a 2-to-4-line decoder module _2to4decoder (A1,A0,E,Y); input A,B,E; output [3:0]Y; wire A1not,A0not,Enot; not n1 (A1not,A1), n2 (A0not,A0), n3 (Enot,E); nand n4 (Y[0],A1not,A0not,Enot), n5 (Y[1],A1not,A0,Enot), n6 (Y[2],A1,A0not,Enot), n7 (Y[3],A1,A0,Enot);endmodule 4、设计举例试用Verilog语言的门级元件描述2线-4线译码器. 例2 用Verilog的门级元件进行描述由三态门构成的2选1数据选择器 。//Gate-level description of a 2-to-1-line multiplexer mo