ch09_ 时序分析与逻辑优化.ppt

时序优化：寄存器重分布（REGISTER RETIMING） 在不改变逻辑功能的前提下，重新排布寄存器的位置，使得组合逻辑的延迟分布均匀 时序优化：时序问题 Setup Slack: (latch edge + Tclk2 - Tsu) – (launch edge + Tclk1 + Tco + Tdata) Hold Slack: (launch edge + Tclk1 + Tco + Tdata) – (latch edge + Tclk2 + Th) 无法改变的值 时序优化：时序问题 Setup Slack: (latch edge + Tclk2 - Tsu) – (launch edge + Tclk1 + Tco + Tdata) Hold Slack: (launch edge + Tclk1 + Tco + Tdata) – (latch edge + Tclk2 + Th) 时序问题的关键 时序优化：时序问题 时钟延迟（Tclk1 或 Tclk2） 不稳定/门控时钟 非全局布线 数据路径（Tdata） 扇出太大 过长的逻辑级 布线问题 物理限制 时序优化：时序问题的定位 Technology Map Viewer 逻辑的图形化显示 Chip Planner 布局布线的图形化显示 TimeQuest path analysis 时钟/数据路径的延迟 扇出 逻辑级的数目 其它 时序优化：常见时序问题的解决 太长的逻辑级 扇出问题 物理问题 过分严格的时序要求 时序优化：太长的逻辑级 增加Tdata，推迟DAT 如何检查： Technology Map Viewer TimeQuest detail path analysis 时序优化：太长的逻辑级 解决办法： 设置多周期路径 增加流水线级 开启register retiming（物理综合） 重新设计组合逻辑 时序优化：扇出问题 一定的驱动能力下，高扇出导致Tdata变大 通常出现在时钟使能信号、存储器控制信号 如何检查： TimeQuest path analysis 编译报告中的 Non-Global High Fan-Out Signals table Chip Planner 查看节点位置 时序优化：扇出问题 解决方法 设置多周期路径 使用全局布线资源 使用Assignment Editor 使用TCL脚本 物理综合 Combinational physical synthesis Register duplication 使用 max_fanout 约束 使用Assignment Editor 使用TCL脚本 手动添加重复逻辑 修改代码/原理图 使用Assignment Editor 时序优化：物理问题 寄存器间的物理位置太远 如太分散的I/O设置 存储器接口分布在芯片两端 如何检查： Chip Planner，在TimeQuest 中Locate timing path 时序优化：物理问题 解决方法 设置多周期路径 重新分配位置 物理综合 Duplicates logic 增加流水线级 手动添加重复逻辑 修改代码/原理图 使用Assignment Editor 时序优化：太严格的时序要求 上述几种情况都排除之后，应考虑对于现有器件，是否时序要求太严格，无法达到 对于FPGA内部，考虑修改逻辑或功能 对于外部，考虑： 对时钟移相 选择更快的时钟布线资源（如专用时钟输出引脚） TIMEQUEST TA：未约束路径报告 TIMEQUEST TA：REPORT CLOCKS 列出已约束的时钟的细节 TIMEQUEST TA：I/O约束 组合逻辑I/O接口 同步逻辑I/O接口 源同步接口 TIMEQUEST TA：组合逻辑 所有从输入到输出的路径都应该被约束 采用 set_max_delay 和 set_min_delay 命令 参数：[-from names] [-to names] [-fall_from clocks] [-rise_from clocks] [-fall_to clocks] [-rise_to clocks] [-through] delay TIMEQUEST TA：组合逻辑例子 set_max_delay –from [get_ports in1] –to [get_ports out*] 5.0 set_max_delay –from [get_ports in2] –to [get_ports out*] 7.5 set_max_delay –from [get_ports in3] –to [get_ports out*] 9.0 set_min_delay –from [get_ports in1]