Verilog数字设计基础.ppt

IP核 概念： 软核（Soft Core）：功能经过验证的、可综合的、实现后电路结构总门数在5000门以上的Verilog HDL模型。由软核构成的器件称为虚拟器件。三者中灵活性最高。（HDL描述） 固核（Firm Core）：指在某一种现场可编程门阵列（FPGA）器件上实现的、经验证是正确的、总门数在5000门以上电路结构编码文件。（完成了综合） 硬核（Hard Core）：指在某一种专用集成电路（ASIC）工艺的器件上实现的、经验证是正确的、总门数在5000门以上的电路结构版图掩膜。 module ex (…………); input …………………; output ……………….; reg …………………..; assign a=bc; always @(…………….) begin … end and u1(a,b,c); always @(…………….) endmodule 2） 进制数字 数字的位宽采用缺省位宽(这由具体的机器系统决定，但至少32位)。 通过参数传递改变已定义的参数值 使用 defparam 改变参数值 说明 reg型数据的缺省初始值是不定值x。 reg型数据可以赋正值，也可以赋负值。 但当一个reg型数据是一个表达式中的操作数时，它的值被当作是无符号值，即正值。 例如：当一个4位的寄存器用做表达式中的操作数时，如果开始寄存器被赋以值 -1，则在表达式中进行运算时，其值被认为是+15。 选择正确的数据类型 信号类型确定方法总结如下： 信号可以分为端口信号和内部信号。出现在端口列表中的信号是端口信号，其它的信号为内部信号。 对于端口信号，输入端口只能是wire类型。输出端口可以是wire类型，也可以是reg类型。若输出端口在过程块中赋值则为reg类型；若在过程块外赋值(包括实例化语句），则为wire类型。 内部信号类型与输出端口相同，可以是wire或reg类型。判断方法也与输出端口相同。若在过程块中赋值，则为reg类型；若在过程块外赋值，则为wire类型。 选择正确的数据类型 module top; wire y; reg a, b; DUT u1 (y, a, b) ; initial begin a = 0; b = 0; #5 a = 1; end endmodule 选择数据类型时常犯的错误举例 修改前： module example(o1, o2, a, b, c, d); input a, b, c, d; output o1, o2; reg c, d; reg o2 and u1(o2, c, d); always @(a or b) if (a) o1 = b; else o1 = 0; endmodule module sign_size; reg [3:0] a, b; reg [15:0] c; initial begin a = -1; // a是无符号数，因此其值为1111 b = 8; c= 8; // b = c = 1000 #10 b = b + a; // 结果10111截断, b = 0111 #10 c = c + a; // c = 10111 end endmodule 例 parameter five = 5; integer ans, int; reg [3: 0] rega, regb; reg [3: 0] num; initial begin rega = 3; regb = 4b1010; int = -3; //int = 1111……1111_1101 end initial fork #1 ans = five * int; // ans = -15 #2 ans = (int + 5)/ 2; // ans = 1 #3 ans = five/ int; // ans = -1 #4 num = rega + regb; // num = 1101