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(第1章EDA技术概述
第1章 EDA技术概述 1.1 EDA技术及其发展 1.2 EDA技术实现目标 1.2 EDA技术实现目标 1.3 硬件描述语言Verilog HDL 1.4 其他常用HDL 1.5 HDL综合 1.5 HDL综合 1.5 HDL综合 1.6 自顶向下的设计技术 1.7 EDA技术的优势 1.8 EDA设计流程 1.8 EDA设计流程 1.8 EDA设计流程 1.9 ASIC及其设计流程 1.9 ASIC及其设计流程 1.9 ASIC及其设计流程 1.10 常用EDA工具 1.11 Quartus II概述 1.12 IP核 1.13 EDA技术发展趋势管窥 思考题 * * Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. EDA（Electronic Design Automation） 20世纪70年代 20世纪80年代 20世纪90年代 21世纪后 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 1. 可编程逻辑器件 2. 半定制或全定制ASIC （1）门阵列ASIC （2）标准单元ASIC 3. 混合ASIC Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. VHDL Verilog HDL SystemVerilog System C Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. VHDL 与Verilog相比，VHDL有下列优势： ● 语法比Verilog严谨，通过EDA工具自动语法检查，易排除许多设计中的疏忽。 ● 有很好的行为级描述能力和一定的系统级描述能力，而Verilog建模时，行为与系统级抽象及相关描述能力不及VHDL。 与Verilog相比，VHDL有下列不足： ● VHDL代码较冗长，在相同逻辑功能描述时，Verilog的代码比VHDL少许多。 ● VHDL对数据类型匹配要求过于严格，初学时会感到不是很方便，编程耗时也较多；而Verilog支持自动类型转换，初学者容易入门。 ● VHDL对版图级、管子级这些较为底层的描述级别，几乎不支持，无法直接作集成电路底层建模。 SystemVerilog System C Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 从自然语言转换到Verilog HDL语言算法表述 自然语言综合 从算法表述转换到寄存器传输级（Register Transport Level，RTL）表述 行为综合 从RTL级表述转换到逻辑门(包括触发器)的表述 逻辑综合 从逻辑门表示转换到版图级表述(ASIC设计)，或转换到FPGA的配置网表文件， 版图综合或结构综合 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. Evaluation only. Created with Aspose.Slides for .NET 3.5 Client
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