第10章逻辑功能部件.pps2009524222659679全解.pptVIP

第10章MOS逻辑功能部件 一般的数字处理器 内容提要 多路开关 加法器和进位链 算术逻辑单元 移位器 乘法器 全加器的反相特性 逐位进位加法器 2. 全加器电路设计 （2）传输门加法器 （2）传输门加法器 3.超前进位加法器 超前进位加法器原理框图 超前进位加法器结论 各门的输入端数一般小于等于4 位数较多时，四级与四级之间采用逐位加法 四、移位器 移位器结论 对数移位器无需编解码。 桶式移位器适合于小型移位器，对于较大规模的移位器，对数移位器更有效（级数比桶式的少）。 对数移位器的速度取决于log2M（M为移位宽度），当传输门串联级数较多时，可插入缓冲器提高速度。 五、乘法器 2.并行阵列乘法器 MxN阵列乘法器的关键路径 3.保留进位乘法器 作业： * * 半导体 集成电路 存储器 数据通路 控制电路 输入输出 布线 进行数据计算（包括算术运算和逻辑运算） 一、多路开关 D0 D2 D1 D3 K0,1 Y D3 1 1 D2 0 1 D1 1 0 D0 0 0 Y K0 K1 1. CMOS静态组合逻辑门电路结构 VDD 门级电路 晶体管级电路 D3 1 1 D2 0 1 D1 1 0 D0 0 0 Y K0 K1 Y D0 D1 D2 D3 D0 D1 D2 D3 Y 2. 传输门电路结构 二、加法器和进位链 A B Co S Ci Full adder 一位全加器 令 G=AB P= 进位产生信号 进位传输信号 进位取消信号 1.定义 最大时延 结论: 1.逐位进位加法器的传播延时与N成线性关系 2.优化逐位进位加法器的全加器单元时，优化“进位延时”比“和延时”重要 td = O(N) tadder = (N-1)tcarry + tsum （1）互补静态CMOS组合逻辑电路 变换思路：在不减慢进位产生速度的前提下，让“和”与“进位”产生的子电路之间共享某些逻辑来减少晶体管数目 28 Transistors(见书P168) CO=AB+BCi+ACi S=CO(A+B+Ci)+ABCi （1）互补静态CMOS组合逻辑电路 连接Cin (关键路径)的管子尽量靠近输出端 逐位进位加法器优化目标:使进位通路延迟最小 进位链上的反相器可以利用加法器的反相特性消除 优化的n位逐位进位加法器 A 3 FA FA FA 奇数单元 偶数单元 FA A 0 B 0 S 0 A 1 B 1 S 1 A 2 B 2 S 2 B 3 S 3 C i ,0 C o ,0 C o ,1 C o ,3 C o ,2 FA A B S C i C o FA A B S C o C i 门级电路 Ci S A CO Ci 其中： G=AB P= P为1传Ci， P为0传Ci P为1传Ci， P为0传A或B P= P= 24 Transistors(见书P170) 传B 传B 采用提前进位办法（CARRY LOOKAHEAD） 令 Gi=AiBi Pi= 进位产生信号 进位传输信号 Ci=Gi+PiCi-1 C1=G1+P1C0 C2=G2+P2G1+P2P1C0 C3=G3+P3G2+P3P2G1+P3P2P1C0 C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0 任何一位的进位输出只由本级和前级的输入信号组成而不必等待逐级传输 超前进位电路图见书P172 三、算术逻辑单元（ALU） K1 K2 K3 K4 Y A B Y=ABK4+ABK3+ABK2+ABK1 既能进行算术运算，又能进行逻辑运算的单元 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 Y K1 K2 K3 K4 1. 一位可编程移位器 2. 桶式移位器(右移，符号位A3自动复制) 行数代表字长 列数代表最大的可移位数 特点：1.信号只需要通过一个传输门，传播延时为常数 2.面积主要被布线通道占据 桶式移位器版图 3. 对数移位器 移位数控制为2i，设最大移位宽度为M位，则移位级数为log2M，速度也取决于log2M 例： 5位移位器 4位移位动作 2位移位不动作 1位移位动作 对数移位器工作原理(左移） 1.二进制乘法 x + 部分积 被乘数 乘数 结果 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0