基于HDL的时序逻辑电路实验.docVIP

西安交通大学实验报告 第 1 页共 7 页 课程 数电实验 实 验 日 期 2013 年 5 月 16 日 专业班号 电气 19 交报告日期 2013 年 6 月 16 日 姓 名 吴涛 学号 2110401266 同组者： HDL综合实验 设计要求 1、设计一个完整的数字钟，小时和分钟用数码管显示，秒用发光二极管闪烁显示，每秒闪烁一次。（可增加校时功能） 实验方法和步骤 建立工程文件 File-New Projet-输入工程文件名：Ethan3-选择Family：Spartan 3E；Device：XC3S100E；Package：CP132；Preferred Language：Verilog-Finish。 输入Verilog程序 Project-New Sourse-选Verilog Module-输入文件名：xx-点击Next按钮-确定输入输出引脚如下-点击Next按钮-点击Finish按钮-进入程序输入页面-在module Ethan1中编写相应模块的Verilog程序。 编写约束文件 Project-New Source-选Implantation Constraints File-输入文件名：xx -点击Next按钮-点击Finish按钮-输入ucf文件。 综合、实现及生成编程文件 点击快捷菜单上的Implement按钮-完成综合和实现，正确完成综合和实现后Synthesize-XST和Implement Design前显示正确-双击Generate Programming File生成编译文件xx.bit。正确生成编程文件后Generate Programming File前显示正确。 基于ISim的行为仿真 在配置FPGA之前，也可以对设计内容进行仿真。ISE13软件不支持使用波形生成仿真向量的方法，测试向量的生成必须使用HDL语言进行仿真向量行为的描述，具体方法如下： 从Implementation切换到Simulation。 Project-New Source-选Verilog Test Fixture-输入文件名：testxx-点Next-点Next-点Finish-显示测试向量模板文件-在测试向量模板中添加测试向量代码。码添加完后开始进行行为仿真：在主窗口左侧的Design窗口中选择Simulation-下拉栏中选行为级Behavioral-双击Behavioral Check Syntax开始行为级语法检查，排除语法错误-双击Simulate Behavior Model启动行为级仿真-弹出ISim仿真窗口-在ISim窗口中选View-Zoom-To Full View-在ISim窗口中按Run All按钮- To Full View。 下载程序 将Basys2板连接至计算机-Tools-iMPACT-出现No iMPACT Project File Exists提示页，点OK-出现ISE iMPACT页面-双击Boundary Scan-在Right click to Add Device or Initialize JTAT chain上点击鼠标右键-选Cable Setup-选Digilent USB JTAG cable-点OK-双击iMPACT Flows菜单中的Create PROM File-点击继续-选中xcf02s-点Add Storage Device-点击继续-输入文件名：xx-点击OK-点击OK-点打开-选择要打开的文件：xx.bit-点No-点OK-双击Generate File生成xx.mcs文件-选Boundary Scan显示区-在空白区域点鼠标右键-选Initialize Chain-选Yes-选xx.bit，点击Open-选No-选择xx.mcs，点Open-点击OK，显示建立的下载链路: 直接下载到FPGA，选择wt文件,双击Program，显示编程进度条,同时开发板上的下载指示灯闪烁。(配置到FPGA的信息，断电后将丢失。) 配置到PROM，选择xx.mcs文件，双击Program，显示编程进度条，同时开发板上的下载指示灯闪烁。此下载过程很慢，因为要写非易失的FLASH，一般采用SPI接口。配置完成后，可以测试所下载的逻辑功能。断电后程序不会丢失，再次上电程序仍然可以运行。对于单独写PROM这种方式，如果下载完就看结果是不合适的，必须下载完后断电一会点，然后重新上电就可以看到所下载程序的运行结果。 3、实验程序