第12章组合逻辑电路全解.ppt

12.1 集成基本门电路 12.1.1 脉冲信号 1. “与”逻辑关系 2. “或”逻辑关系 3. “非”逻辑关系 12.2 集成复合门电路 二、TTL“与非”门电路 三、三态输出“与非”门 三、三态输出“与非”门 *补：逻辑代数 1. 常量与变量的关系 三、逻辑函数的化简 12.3 组合逻辑电路的分析与综合 12.3.1 组合逻辑电路的分析 12.3.2 组合逻辑电路的综合 *用 “与非”门构成基本门电路 12.4 组合逻辑电路的设计 12.4.2 加法器 一、半加器 二、全加器 12.5 编码器 2. 二 – 十进制编码器 12.6 译码器和数字显示 CT74LS139型译码器 二、二-十进制显示译码器 P346： 12.2.2 12.2.3 P347： 12.3.4 12.3.6 12.3.7 P347： 12.4.1 12.4.2 本章作业：新书 P344： 12.2.2 P345： 12.2.3 P346： 12.3.4 12.3.6 12.3.7 P348： 12.4.1 12.4.2 总线 2-4线译码器 A B C D 三态门 三态门 三态门 三态门 译码器工作 工作原理：(以A0A1= 00为例) 0 0 0 脱离总线 数据 全为“1” CT74LS139型译码器 (a) 外引线排列图；(b) 逻辑图 (a) GND 1Y3 1Y2 1Y1 1Y0 1A1 1A0 1S 8 7 6 5 4 3 2 1 2Y2 2Y3 2Y1 1Y0 2A1 2A0 2S +UCC 10 9 16 15 14 13 12 11 CT74LS139 (b) 1 1 1 1 1 Y0 Y1 Y2 Y3 S A0 A1 双 2/4 线译码器 A0、A1是输入端 Y0~Y3是输出端 S 是使能端 输 入 输 出 S A0 A1 Y0 1 1 0 0 0 0 0 1 1 0 0 1 1 0 1 1 1 0 139功能表 ? ? Y1 Y2 Y3 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 双 2/4 线译码器 A0、A1是输入端 Y0~Y3是输出端 S 是使能端 S = 0时译码器工作 输出低电平有效 在数字电路中，常常需要把运算结果用十进制 数显示出来，这就要用显示译码器。 二 十进制代码 译码器 驱动器 显示器 逻辑要求：如果一个车间开工，只需G2运行即可满足要求；如果两个车间开工，只需G1运行，如果三个车间同时开工，则G1和 G2均需运行。 开工 “1” 不开工 “0” 运行 “1” 不运行 “0” (1) 根据逻辑要求列状态表 0 1 1 1 0 0 1 0 1 0 0 0 1 1 0 1 1 0 1 0 0 1 0 1 0 0 1 1 1 0 0 1 1 0 1 1 1 0 0 0 A B C G1 G2 (2) 由状态表写出逻辑式 A BC 00 1 0 01 11 10 1 1 1 1 或由卡图诺可得相同结果 (3) 化简逻辑式可得： 1 0 1 0 0 1 0 1 0 0 1 1 1 0 0 1 1 0 1 1 1 0 0 0 0 1 1 1 0 0 1 0 A B C G1 G2 1 0 0 0 1 1 0 1 (4) 用“与非”门构成逻辑电路 由逻辑表达式画出卡诺图，由卡图诺可知，该函数不可化简。 A BC 00 1 0 01 11 10 1 1 1 1 (5) 画出逻辑图 A B C A B C G1 G2 12.4.1 二进制 十进制：0~9十个数码，“逢十进一”。 在数字电路中，常用的组合电路有加法器、编码器、译码器、数据分配器和多路选择器等。下面几节分别介绍这几种典型组合逻辑电路的基本结构、工作原理和使用方法。 在数字电路中，为了把电路的两个状态 (“1”态和“0”态)与数码对应起来，采用二进制。 二进制：0，1两个数码，“逢二进一”。 加法器: 实现二进制加法运算的电路 进位 如： 0 0 0 0 1 1 + 1 0 1 0 1 0 1 0 不考虑低位 来的进位 半加器实现 要考虑低位 来的进位 全加器实现 半加：实现两个一位二进制数相加，不考虑来自低位的进位。 A B 两个输入 表示两个同位相加的数 两个输出 S C 表示半