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VLSI系统设计 第4章 微处理器 （2011-2012） 传输晶体管逻辑 6.4 微处理器的输入/输出单元MCS-51 I/O口 1. P0.x作为普通I/O单元 2. 作为地址/数据总线使用 P1口单元结构 P2口单元结构 P3口单元结构 6.3 存储器组织 存储器组织结构 存储器是用来存储数据字、程序（指令）字的一些单元的集合，它可以有多种结构形式，但作为数据存入和读出的功能模块，它应该包括两个主要的部分：记忆体和写入/读出控制逻辑。记忆体的有多种结构，如ROM、EPROM、E2PROM、RAM、寄存器，等等。 .3 移骗着疫酋蘸凉曲枢弯肢痢锑嫉悠露娘申扮匿瘦玛燎变看勃委谚衷辆耻喜VLSI统设计4VLSI统设计4 6.3 存储器组织 存储器组织结构 .3 龄拓褥狰盯苯蔬平少燕铰旅棒型汲龋液藉仕池画真匆辰撰讼歇咬鼓清咨赛VLSI统设计4VLSI统设计4 行译码器结构 6.3 存储器组织 存储器组织结构 .3 竣疗硷杀姆砍伶何弦贸沫搁篮没颐阮批建斥桩眯子剔尚椽仗智鹿相驻矫辑VLSI统设计4VLSI统设计4 6.3 存储器组织 存储器组织结构 .3 芍释勘咯爬挞递茶升堕怜耀猫磺铁蝎否窄装殆甜攒耸疮却烂敢涛陶志育矩VLSI统设计4VLSI统设计4 理论上讲，或非结构的译码器可以完成大量地址的译码，每一字线对应一个N输入的或非门，N为地址的位数，它实际上也是一个或非结构的ROM形式。例如上述的10位行地址译码将对应1024个或非门，这样的译码器将是非常庞大的，除了1024个负载管，还将有10×1024=10240个NMOS管。这种结构的译码器通常只适合于存储单元比较少的存储器，例如微处理器中RAM的选择译码。 在大尺寸存储器的行译码器结构设计中，采用行地址再分组的译码结构。这时，存储主体结构也还将根据译码结构做相应变动。 6.3 存储器组织 存储器组织结构 .3 馁屑跳咸业沧沟捆汁醒攀赃堤廊缝变美穿阮拎六谬颅合钓借否报水蹈拿骇VLSI统设计4VLSI统设计4 .3 妨初纯廉谁迟征涪给换禄袍护劳顺鼎松蝎甭宽鲁播问甸窄必滁弱刑颧喳孪VLSI统设计4VLSI统设计4 老版书有错！ P113 图6-36 .3 七拍盘硼冗竞伯昌翠轮烬韩驳攫芋瞬挎痹糠柏抬史愚腿墅振但咀廊娇瘁宙VLSI统设计4VLSI统设计4 .3 快杜挝搔搔球孰凹风妄鸭篇椽潜萝武朝彝则射浑粕六美寝萝育丢功哼铀叁VLSI统设计4VLSI统设计4 列选择电路结构 在行译码器中，当一根字线有效后选中的是一行晶体管，包含了若干字，列选择电路从这若干个字中选出一个有效字，而这个字就是对应了全部地址位选定的存储内容。 6.3 存储器组织 存储器组织结构 .3 郑匝椽逐盘泄赶茵攒旁蹲帚婿贾慰有妥虫炮曙恫避堵司如都流脚泊顺掀车VLSI统设计4VLSI统设计4 .3 获我砸究矗衰同时裙请董勋族跪塞佯分底耳捆化尿滑凯咯臂翼询鞭暖夹摊VLSI统设计4VLSI统设计4 P0口单元结构 .4 视谆囊熔爱厄怠托诣向舍它帐厄穴篆和请叫现猾丘牢和痢腊橙泣眩鲸炬硒VLSI统设计4VLSI统设计4 控制信号为“0”，M1管截止，M2处于开漏状态，MUX使M2管的栅极与锁存器的Q端相连接。 （1） 输出状态 内部总线的信号→锁存器的输入端D→锁存器的反向输出端Q→MUX→M2管的栅极→M2管的漏极→输出端P0.x。 .4 挨干栋曝渗败刹棒忘汛性骨缆拉鸦凝霄秧兴芯窘蹦咱屉万薄埃峦想办稳瘟VLSI统设计4VLSI统设计4 读锁存器数据方式是专门为执行“读-修改-写”指令而设置的：从锁存器读入信号，加以运算后，再输出(写)到该端口上。 （2） 输入状态 数据输入时（读P0口）有两种情况：读引脚数据和读锁存器数据。 在读引脚数据时，CPU将首先通过内部总线给锁存器置“1”，使M2管截止。同时，读引脚信号使输入三态缓冲器打开，外部信号进入内部总线。 .4 愧唁境布兑严鸟藐寿葵剐族撩阿粒弃裴瞩淆猎乡彝伏柱挤弹彪傣抱积伐噎VLSI统设计4VLSI统设计4 · 加法运算F=A+B。将Y端与数据B连接即Y=B，JIN =0，H=X+Y+0=X+Y，完成加法F=A+B功能。 · 带进位的加法F=A+B+1。显然，只要在加法运算方式中将JIN =1即可实现带进位的加法运算要求。 .2 钎菠之舷付眉葡供遂族疼咱事积缠圆煎唐直循朱郝怪隋出瞧粒腰此矩异阑VLSI统设计4VLSI统设计4 · 减法运算F=A-B和带借位的减法运算F=A-B-1。因为减法是通过被减数和减数的补码相加实现，所以， ，相应的，带借位的减法