Verilog_HDL试卷及答案.docVIP

reg [7:0] q=8‘右边是最低位，q[0]~q[6]为0，q[7]为1q[7:0]={q[0],q[7:1]}相当于一个循环右移操作，将q[0]的值赋给q[7]，q[7]~q[1]依次向右移位一位。根据前值8‘第一个时钟周期后变为8‘第二个时钟周期后变为8‘类推。第八个时钟周期后又回到q=8‘ 选择题： 1、下列标示符哪些是合法的（B ） A、$time B、_date C、8sum D、mux# 2、如果线网类型变量说明后未赋值，起缺省值是（D ） A、x B、1 C、0 D、z 3、现网中的值被解释为无符号数。在连续赋值语句中，assign addr[3:0]=-3;addr被赋予的值是（ A ）//补码！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！ A、4’b1101 B、4’b0011 C、4’bxx11 D、4’bzz11 4、reg[7:0] mema[255:0]正确的赋值是（A ） A、mema[5]=3’ d0, B、8’ d0; C、1’ b1; D、mema[5][3:0]=4’ d1 5、在code模块中参数定义如下，请问top模块中d1模块delay1、delay2的值是( D ) module code(x,y); module top; paramee delay1=1,delay2=1; ……………. ……………………………… code #(1,5) d1(x1,y1); endmodule endmodule A、（1,1） B、（5,5） C、（5,1） D、（1,5） 6、“a=4’ b11001,b=4’ bx110”选出正确的运算结果（B ） A、ab=0 B、ab=1 C、ba=x D、ba=x 7、时间尺度定义为timescale 10ns/100ps，选择正确答案（C ） A、时间精度10ns B、时间单位100ps C、时间精度100ps D、时间精度不确定 8、若a=9,执行$display(“current value=%0b,a=%0d”,a,a)正确显示为（B ）//去除无效0 A、current value=1001,a=09 B、current vale=1001,a=9 C、1001,9 D、current vale=00…001001,a=9 9、always begin #5 clk=0；#10 clk=~clk;end产生的波形（ A ）//5占15的1/3 A、占空比1/3 B、clk=1 C、clk=0 D、周期为10 10、在Verilog中定义了宏名 `define sum a+b+c 下面宏名引用正确的是（C ） //注意引用 A、out=’sum+d; B、out=sum+d; C、out=`sum+d; D、都正确 二、填空题：（共15分，每小题3分） 1、某一纯组合电路输入为in1，in2和in3，输入出为out，则该电路描述中always的事件表达式应写为always@(in1,in2,in3 );若某一时序电路由时钟clk信号上升沿触发，同步高电平复位信号rst清零，该电路描述中always的事件表达是应该写为always @( posedge clk )。 //@(条件表达式) do_something；表示等待条件表达式满足，然后do_something，然后就往下走了。通常用在testbench中，不可综合。------------------------------------always @(a or b or c) begin do_something;end表示不停地监测a、b、c，一旦它们任何一个发生变化，就立刻do_something，并且这个“监测”是始终存在的。这种电路综合出来时组合逻辑电路。------------------------------------always @(posedge clk) begin do_something;end表