Verilog 设计实例培训教程文件.pptVIP

  • 23
  • 0
  • 约 44页
  • 2017-02-07 发布于江苏
  • 举报
`timescale 1ns/10ps module myrom(read_data,addr,read_en_); input read_en_; input [3:0] addr; output [3:0] read_data; reg [3:0] read_data; reg [3:0] mem [0:15]; initial $readmemb(“my_rom_data”,mem); always @ (addr or read_en_) if(!read_en_) read_data=mem[addr]; endmodule 简单 ROM 建模 my_rom_data 0000 0101 1100 0011 1101 0010 0011 1111 1000 1001 1000 0001 1101 1010 0001 1101 ROM的数据存储在另外的一个独立的文件中 简单ROM建模 上页所示的ROM模型说明: 如何在

您可能关注的文档

文档评论(0)

1亿VIP精品文档

相关文档