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组合逻辑与时序逻辑的综合 前 言 ASIC的设计流程依赖于那些用来管理和控制能描述大型复杂电路的数据库的软件工具。在这些工具中，设计引擎的作用是自动完成使一组布尔函数最简化，并将该结果映射成能满足设计目标（如要求速度最快或者是面积最小等等）的硬件设计的任务。 前 言（续） 综合工具可以完成很多工作，但是必须严格遵循如下步骤（1）检测并消除冗余逻辑，（2）查找组合反馈环路，（3）使用无关紧要条件，（4）检测出未用状态，（5）查找和避免相等的状态，（6）进行状态分配，（7）在物理工艺满足面积和/速度限制的条件下，综合出最佳多级逻辑实现。最后一步包括了最优化和工艺映射。 那些可由人工完成的（卡诺图化简等）的步骤将通过综合工具自动运行。这样将会缩短设计周期，减轻设计者的负担，增加设计正确的可能性。 前 言（续） HDL是面向综合的现代设计方法进行ASIC和FPGA设计的切入点。设计者必须懂得如何运用语言结构来描述组合、时序逻辑，以及如何编写易于综合的描述。在本讲中，我们将给出几个例子，说明如何编写组合、时序逻辑的可综合模型（也就是那些可用综合工具来完成所描述功能的门级实现的模型）。这些例子将帮助我们预测综合结果------也就是知道从描述中可以生成什么样的电路。 关于综合的介绍 电路设计是从电路