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CAMERALINK图像采集端口模块设计 Cameralink图像接口模块(简称Cam_int) 1.1功能描述 采用cameralink图像采集接口，使用芯片DS90CR287，可以直接与Cameralink图像采集卡相连，该接口电路主要实现和上位机之间的图像数据的实时显示，采用cameralink的接口形式。 对于XX可见光相机时序控制FPGA软件测试设备技术项目，仿真fpga将处理完的cmos数据保存到ddr2中，根据V4传给V5的24组I2C数据，确定将要片面读取DDR2中处理好的CMOS图像的片面地址，然后将所要选取的cmos图像数据从ddr2中读取出来，并且通过5路cameralink显示出来；对于XX可见光信号处理FPGA软件测试设备技术项目，因为tlk2711的处理频率为100mhz，而DS90CR287的主要工作频率为85mhz，所以经过V4处理过的5路图像数据先要保存进ddr2，然后再通过缓存将图像读出来并通过cameralink显示出来，从上面可以看出，两个项目的cameralink接口是相似的，都是从ddr2的控制器mig软核的用户端写入地址，然后在时钟使能的驱动下，将图像数据读取出来，然后通过cameralink接口传至上位机进行显示，因为DS90CR287的输入数据位为28位，而DDR2的数据位为64位，所以需要设计一个数据读取及分发模块以及一个cameralink数据缓冲输出模块。 接口描述 1.2.1顶层模块接口 CAMERALINK图像采集端口模块的接口信号如下图图1所示： 图1 CAMERALINK图像采集端口示意图 1.2.2接口功能定义 各端口的功能定义如表1所示： 端口名 端口 信号类型 来源/去向 Cpsl_Reset_in 输入 STD_LOGIC 异步复位时钟 时钟同步模块 Cpsl_Clk_i 输入 STD_LOGIC 主时钟 Cpsl_DdrClk_i 输入 STD_LOGIC DDR2访问时钟 Cpsl_CamclkA_i 输入 STD_LOGIC 第1路cameralink通道像素时钟 Cpsl_CamclkB_i 输入 STD_LOGIC 第2路cameralink通道像素时钟 Cpsl_CamclkC_i 输入 STD_LOGIC 第3路cameralink通道像素时钟 Cpsl_CamclkD_i 输入 STD_LOGIC 第4路cameralink通道像素时钟 控制模块 Cpsl_CamStart_i 输入 STD_LOGIC 开始cameralink图像数据输出 DS90CR287 Cpsv_camdataa_o 输出 STD_LOGIC_VECTOR Cameralink图像采集电路输出的第一路8位数据 Cpsv_camdatab_o 输出 STD_LOGIC_VECTOR Cameralink图像采集电路输出的第二路8位数据 Cpsv_camdatac_o 输出 STD_LOGIC_VECTOR Cameralink图像采集电路输出的第三路8位数据 Cpsv_camdatad_o 输出 STD_LOGIC_VECTOR Cameralink图像采集电路输出的第四路4位数据 CpSv_cmd_o 输出 STD_LOGIC_VECTOR (2 DOWNTO 0) MIG读写命令控制信号 CpSv_afaddr_o 输出 STD_LOGIC_VECTOR (30 DOWNTO 0) MIG地址总线 CpSl_afwren_o 输出 STD_LOGIC MIG缓存地址和命令的fifo写使能信号 CpSv_wdfdata_o 输出 STD_LOGIC_VECTOR (63 DOWNTO 0) MIG用户界面写数据总线 CpSv_maskdata_o 输出 STD_LOGIC_VECTOR (7 DOWNTO 0) 数据掩蔽信号 CpSl_wdfwren_o 输出 STD_LOGIC 缓存数据和数据掩蔽的fifo写使能信号 CpSl_afafull_i 输入 STD_LOGIC 缓存地址和命令的fifo快满信号 CpSl_wdfafull_i 输入 STD_LOGIC 缓存数据和数据掩蔽的fifo快满信号 CpSl_valid_i 输入 STD_LOGIC 读出数据有效信号，与有效数据同步 CpSl_indone_i 输入 STD_LOGIC 初始化完成信号，高有效 CpSv_rdfifo_i 输入 STD_LOGIC_VECTOR (63 DOWNTO 0) MIG用户界面读数据总线 CpSl_clk0tb_i 输入 STD_LOGIC