基于SOC的16位流水线CPU设计文献综述.doc

基于SOC的16位流水线结构CPU设计文献综述 专业:电子科学与技术 班级:10级2班 姓名:樊奇峰 指导老师：陈亮亮 1. 前言 随着微电子技术的发展，集成电路现在已经实现了单芯片电子系统。由于性价比高的特点，SOC已慢慢称为嵌入式系统发展的主流方向，而CPU是SOC系统中最关键、最复杂、最重要的部件[1]。CPU从最初在国外发展开始已经有30多年的历史，国外通用CPU的设计与生产技术已经非常娴熟[2]。而对嵌入式CPU来说，业界充满了创新与竞争，研究、掌握嵌入式CPU设计的最核心的技术，积极开发更具自主知识产权的商用嵌入式高效CPU，能够促进我国在微处理器设计领域赶超国际先进水平[3]；有自主知识产权的高性能CPU研发是一个国家科技创新能力的象征，将对我国的信息业发展产生深远影响[4]。这是基于这个原因，本人在深入了解CPU的工作原理和设计方法的基础上，设计了CPU的整体结构并划分具体模块进行设计，最于完成该款基于SOC的16位流水线结构CPU[5]。 基于SOC的16位流水线结构CPU，其基础就是流水线结构[6]。在现代微处理器、数字信号处理器、高速数字系统等设计中，几乎都离不开流水线技术。所谓流水线，就是将一个较复杂的处理过程分成m若干个处理时间大致相等、复杂程度相当的子过程，而每个子过程由一个独立的功能部件来完成，处理对象在各子过程连成的线路上连续流动。在同一时间，m个部件同时进行不同的操作，完成对不同对象的处理[7]。 这里介绍的基于SOC技术设计的16位流水线结构CPU，具有很大的实用价值，而且由FPGA构成实验系统后，可以很容易ASIC大型集成芯片来完成，性价比很高，处理速度快[8] [9]。其流水线结构是：将复杂的电路设计成五级流水线通路，分别是IF取指段、ID译码段、EX执行段、MEM访存段、WB写回段，分别由五个功能部件来完成，针对流水过程中发生的冲突以及相关，设计了一些相应的功能部件协调CPU的有效运作[10]。 2. 设计原理及实现 2.1整体设计原理 本设计采用的是自顶而下的设计方法，利用功能分割手段把系统从上到下划分为外部数据输入、FPGA、液晶显示三个部分，然后FPGA再细分为16位流水线结构CPU内核、内部RAM、内部程序ROM和液晶显示控制等单元，然后16位流水线结构CPU内核又可以划分为IF取指令模块、ID指令译码模块、EX指令执行模块、MEM访存模块、WB写回模块、Forward旁路模块、控制器模块、控制相关检测模块[11] 。流水线CPU的结构如图1所示。 取值阶段 译码阶段 执行阶段 访存阶段 写回阶段 图1 流水线CPU的结构 2.2 IF取指阶段 取指令阶段的主要功能是：从程序计数器PC所指的地址取出指令，然后将指令送到该阶段的流水线寄存器中，在计算程序计数器PC的下一个值。 具体操作为： （1）当程序顺序执行的时，程序计数器PC的值自动加一； （2）当有中断调用指令时，PC所指的地址将转换为中断所指向的地址； （3）当有中断返回指令时，PC所指的地址将转换为中断现场保留的地址； （4）当有分支或跳转指令时，PC所指的地址将转换为分支或跳转的地址； （5）当出现异常处理时，PC所指的地址将转换为异常处理的地址； （6）当发生控制相关时，该阶段向译码段发送空指令。 2.3 ID指令译码阶段 译码阶段的主要功能是将IF段送来的指令分为数据域和控制域，数据域指向ID段，解析出指向寄存器文件的寄存器编码；控制域则执行控制域的译码；将指令数据域中的8位或6位立即数字段进行符号位扩展得到16位操作数；当程序发生分支时，将分支地址回传给IF段。 2.4 EXE执行阶段 执行阶段的主要功能是将译码段寄存器文件输出的数据送到ALU中进行各种算术、逻辑运算以及计算地址，将结果存入临时寄存器当中。 2.5 MEM访存阶段及WB写回阶段 MEM访存阶段的主要功能是对数据存储器进行访问，WB写回阶段的主要功能是对alu输出的结果、输入结果以及访存结果进行选择后回写到ID指令译码段，如图2所示。 图2 访存、写回阶段结构图 2.6 Forward 旁路模块（数据前推控制模块） Forward 旁路模块的主要功能是检测流水线工作过程中产生的数据相关，并将相应的数据前推到ID指令译码段。当数据在流水过程中发生数据相关时，在控制信号的协调下通过旁路模块打开选择器的相应通道，使得指令译码阶段的指令可以得到相应的数据，从而避免了流水线阻塞和数据相关引发的断流。 Forward 旁路模块也是数据前推控制模块，直接将流水线的EX执行段、MEM访存段以及WB写回段产生的数据、条件送到执行段的数据输入端。