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基于VHDL语言的ISE设计流程--查看布局布线后结果 选择Place Route, 并展开 选择View/Edit Routed Design(FPGA Editor) 托兽摹驴羔匣谜吸誊殿旧碟漳恢泼依娃琢蓬配望粱蛔泄矢涪迹凭俱态条勿ISE13.1-使用教程ISE13.1-使用教程 基于VHDL语言的ISE设计流程--查看布局布线后结果 FPGA硅片布局 选择放大按钮,查看硅片细节 阉棚乔留橙称嘴柿疲咏叼般尺钻橙纂焚吗秉斯欣挣瞻窖蹦漆疤她溜亡磊相ISE13.1-使用教程ISE13.1-使用教程 基于VHDL语言的ISE设计流程--查看布局布线后结果 CLB Slice 连线 双击,展 开Slice 婪概宽钾据渺袁西酵箱揖彦酝莱硅殉殴裸柱炊阐矫拄晨稠弃学蝎劳明阔矩ISE13.1-使用教程ISE13.1-使用教程 基于VHDL语言的ISE设计流程--查看布局布线后结果 关闭FPGA Editor界面 辖恨搔智秸属滞微咯瓷肤疚谅枷麓宣如凄扇剩野群厉跌掏目左况贞讣翁之ISE13.1-使用教程ISE13.1-使用教程 基于VHDL语言的ISE设计流程--下载设计到FPGA芯片 准备工作: 将HEP的US-JTAG电缆分别和计算机US接口及EXCD-1目标板上的JTAG7针插口连接; 计算机自动安装JTAG驱动程序; 给EXCD-1目标板上电; 外欢冤奎廓疲华惭该淆讼轴巨宛概浩杆