一种新型多DSP并行处理结构.docVIP

2.10 一种新型多DSP并行处理结构 国防科技大学电子科学与工程学院 杨钧智 薛国义 李悦丽 周智敏 摘要：传统的雷达信号处理系统的设计方法是针对特定应用的，因此系统的通用性差，本文提出了一种新型的，由6片ADSP-21161N构成的多DSP并行处理结构，它具有运算能力强、I/O带宽大、通信手段多样，能灵活地改变拓扑结构，可扩展、通用性强等特点，并且以此并行计算结构为核心设计实现了通用高速实时雷达信号处理系统。 关键词： 多DSP 并行计算 实时信号处理 一、引言 传统的雷达信号处理系统的设计是根据具体的需求确定算法流程以及硬件结构。这导致了系统升级的困难加大，当信号处理的内容改变、要求处理的数据量加大、以及处理算法进行改进时，必须对整个系统进行重新设计。而利用软件无线电的原理，可以构建通用的硬件平台，辅之于必要的软件系统，来实现各种信号处理功能。 本结构采用ADI公司的高速浮点DSP:ADSP-21161N。ADSP-21161N结合了一个性能优良的浮点DSP核以及丰富的在片功能，并且提供了实用可靠的多处理器互联与并行处理的方式。以六片ADSP-21161N构成的多处理器结构具有强大的处理能力，可以完成高速各种实时信号处理功能。 实时信号处理要求巨大的计算量与超高的计算速度，而现在的单片DSP很难满足要求，因此必须采用合理的多DSP并行计算结构。雷达信号处理的特点要求处理结点具有大的I/O带宽，以实现高数据吞吐能力。通用系统还必须支持多种算法，因此应能根据不同并行算法的要求灵活地改变并行计算多DSP的拓扑结构，并提供方便多样的相互通信手段。 二、ADSP-21161N芯片简介 ADSP-21161N是美国ADI公司近期推出的功能强大的32bit浮点DSP芯片，采用超级哈佛结构，拥有多条内部总线、高速运算单元、大容量存储器、灵活多样的外部接口。它的核心工作频率可达100MHz，外部总线工作频率可达50MHz。由于其内部包括两组处理单元，每组又运用三级流水线结构进行处理，故而运算处理速度可以达到600MIPS，以此来实现DSP的低工作频率、高处理能力的功能从而降低了功耗。 大容量内部双端口SRAM，容量可达到1Mbits，分成两个存储区，一个周期可同时完成指令代码及操作数的存取，并可任意设置成16位、32位或48位字宽，给不同的应用带来方便。 主机（HOST）与多处理器接口，无需外部电路，依靠片内总线仲裁逻辑和DMA控制器的支持，能够方便地构成紧耦合的共享总线/共享存储器的并行系统。在片的SDRAM控制器，可直接管理SDRAM，多DSP之间可以很好的协调共同使用SDRAM，从而构成一个一体化的处理部分。 两套双向高速LINK数据传输口，每套LINK口受独立的DMA控制器、发送/接受数据FIFO的支持，可进行最高达100MB/s的高速数据传输，大大提高了并行处理能力，可借以构成松耦合的分布式并行系统。还有SPI端口、可编程IO管脚（FLAG）以及同步串口等通信端口。 三、多处理器系统基本结构 多处理器系统中，处理器节点之间的通信通常使用两种方案：一是使用专门的点对点通信信道；另一种方案是节点之间通过一个共享的全局存储器和一条并行总线进行通信。这两种解决方案则构造了以下两种多DSP结构： 1．数据流式多处理器结构 数据流式多处理器结构应用ADSP-21161N的链路口进行点对点通信。系统的算法可以分解成多个部分，分别由多个处理器节点执行，并将数据按顺序放到由处理器节点构成的“流水线”上。这样的系统结构特别适合于计算带宽要求高、灵活性要求低的应用。但作为一个通用的处理平台，必须做到灵活性强，因此本文所介绍的系统并没有应用数据流式结构，而是下面将要介绍的簇式结构。 2．簇式多处理器结构 簇式多处理器结构特别适合于需要一定灵活性的应用，特别是一个系统必须能够支持多种不同任务，而其中一些可能需要并发运行的情况。簇式多处理器结构如图1所示。 图1 簇式多处理机结构 ADSP-21161N的内部存储器是针对满足多处理器系统I/O的需要设计的，片内的双口RAM允许在处理器核进行双数据访问的同时，进行全速的处理器间传送，而不需要从处理器核窃取周期，处理器保持完整的100MIPS，600MFLOPS的性能。6片ADSP-21161N组成一个统一的簇式多处理器系统通过软件的设计，可以将多处理器配置成数据并行或者是控制并行系统。由于各处理器节点内核之间不相互制约，这样一个系统可以达到3600MFLOPS的运算速度，对于通常的信号处理工作都可以做到实时处理。 簇内存在一个瓶颈，这是因为在每个周期里只有两个处理器可以通过共享的总线进行通信，其它的处理器则被阻塞，直到总线被释放为止。由于ADSP-21161N也可以在一个簇中进行点对点的链