基本逻辑电路设计学习指导书.ppt

* 8. 设计除8 分频电路 如下图所示由三级T’触发器所组成的除8（23）分频电路。 可分别从Q0、Q1、Q2获得CLK信号频率除2、除4、除8的结果。 前一级的输出接到下一级的时钟脉冲输入。 缺点：每一级时钟脉冲信号之间的同步性较差。 八分频电路 clk q0 q1 q2 * library ieee; use ……; entity fenpin8 is port(clk: in std_logic; q0,q1,q2: outstd_logic); end fenpin8; architecture a of fenpin8 is signal qn0,qn1,qn2: std_logic; begin process (……) begin ……if ……if ……if end process; q0 = …; q1 = …; q2 = …; end a; * * 9. 空调系统有限状态机设计 空调系统有限状态自动机有两个输入端temp_high和temp_low分别与传感器相连，用于检测室内温度。 如果室内温度正常，则temp_high和temp_low均为‘0’。 如果室内温度过高，则temp_high为‘1’，temp_low为‘0’。 如果室内温度过低，则temp_high为‘0’，temp_low为‘1’。 根据temp_high和temp_low的值来判断当前的状态(太热too_hot，太冷too_cold或适中just_right)，并决定heat和cool的输出值。 * just_right/ hot=‘0’ cool=‘0’ too_cold/ hot=‘1’ cool=‘0’ too_hot/ hot=‘0’ cool=‘1’ too_high=‘1’ too_low=‘0’ too_high=‘0’ too_low=‘0’ too_high=‘0’ too_low=‘1’ too_high=‘1’ too_low=‘0’ too_high=‘0’ too_low=‘0’ too_high=‘0’ too_low=‘1’ 均为高电平有效 state/ output * * 0+0+0＝00 0+0+1＝01 0+1+1＝10 1+1+1＝11 * * 课本上的描述门电路的例子，有基于真值表的描述，也有基于逻辑表达式的描述。 * 不同描述形式，综合得到不同的RTL视图，电路有繁有简，在设计电路时，我们要以程序可读性，程序仿真、综合、测试的效果来综合评价一个程序代码的优劣。 * modelsimwork * 译码器在检测到了特定的二进制值时，能根据输入值激活其他的数字电路，或将输入的 代码转化为相应的输出代码。编码器则可以将输入值转换为二进制或BCD代码，以激活输 入值。 * 要求采用选择信号代入语句和条件信号代入语句来实现。 * when 010, when 011, when 100, when 101, * elsif d(2)=0 then q=101;gsn=0;eon=1; elsif d(3)=0 then q=100;gsn=0;eon=1; elsif d(4)=0 then q=011;gsn=0;eon=1; elsif d(5)=0 then q=010;gsn=0;eon=1; elsif d(6)=0 then q=001;gsn=0;eon=1; * sum(i)= a(i) xor b(i) xor carry(i-1); carry(i)= (a(i) and b(i)) or (a(i) and carry(i-1)) or (b(i) and carry(i-1)); * 1.输入数据长度没有给出； 2.构造体中含变量说明，不正确，应改成信号； 3.输出端口不应出现在信号代入语句的右边。 * * rtl视图！！！ * 注意端口的方向为 inout * 当a作为输出使用时，a（I）波形要设置为高阻态；作为输入时， a（O）无法设置，其值与a（I）相同。 * D触发器可以用做时间延迟之用 * 注意：要解释为什么不能 qb=not q;（输出端口）那么qb=not q_s ; 可以吗？ * 提及第五章讲generate 生成语句时，采用的结构描述方式。 * library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsig