数字频率计实验报告.docVIP

数字频率计设计 计双0102 雷昊 2001011830786 一、课程设计内容及要求 本次课程设计要求设计并用FPGA实现一个数字频率计，具体设计要求如下： 测量频率范围： 10Hz～100KHz 精度： ΔF / F ≤ ±2 % 系统外部时钟： 1024Hz 测量波形： 方波 Vp-p ＝ 3～5 V 硬件设备：Altera Flex10K10 五位数码管 LED发光二极管 编程语言：Verilog HDL / VHDL 二、系统总体设计 输入待测信号频率自动选择量程，并在超过最大量程时显示过量程，当复位脉冲到来时，系统复位，重新开始计数显示频率。基于上述要求，可以将系统基本划分为四个模块，分别为分频、计数、锁存和控制，并可以确定基本的连接和反馈，如上图所示。 三、系统及模块设计与说明 如左图所示为数字频率计测量频率的原理图。已知给定标准时钟脉冲高电平时间，将此高电平信号作为计数器闸门电平，通过计数器得到时间内待测脉冲的个数N，则有。由图示可以看出，一个闸门电平时间内计数的最大误差为N±1，为保证误差要求取N≥100。经计算，四档的闸门电平时间分别为10s、1s、0.1s和0.01s。仅对计数器计数值N进行简单的移位即可得到结果。产生闸门电平的工作由分频器完成。 分频器采用计数分频的方法，产生计数闸门电平和一系列控制脉冲，并接受计数器和控制器的反馈。控制