数字频率计实验报告.docVIP

数字频率计设计 计双0102 雷昊 2001011830786 一、课程设计内容及要求 本次课程设计要求设计并用FPGA实现一个数字频率计，具体设计要求如下： 测量频率范围： 10Hz～100KHz 精度： ΔF / F ≤ ±2 % 系统外部时钟： 1024Hz 测量波形： 方波 Vp-p ＝ 3～5 V 硬件设备：Altera Flex10K10 五位数码管 LED发光二极管 编程语言：Verilog HDL / VHDL 二、系统总体设计 输入待测信号频率自动选择量程，并在超过最大量程时显示过量程，当复位脉冲到来时，系统复位，重新开始计数显示频率。基于上述要求，可以将系统基本划分为四个模块，分别为分频、计数、锁存和控制，并可以确定基本的连接和反馈，如上图所示。 三、系统及模块设计与说明 如左图所示为数字频率计测量频率的原理图。已知给定标准时钟脉冲高电平时间，将此高电平信号作为计数器闸门电平，通过计数器得到时间内待测脉冲的个数N，则有。由图示可以看出，一个闸门电平时间内计数的最大误差为N±1，为保证误差要求取N≥100。经计算，四档的闸门电平时间分别为10s、1s、0.1s和0.01s。仅对计数器计数值N进行简单的移位即可得到结果。产生闸门电平的工作由分频器完成。 分频器采用计数分频的方法，产生计数闸门电平和一系列控制脉冲，并接受计数器和控制器的反馈。控制器主要用来判断计数器计数是否有效，从而控制档位转换，锁存器打开、关闭和设定值。计数器在分频器和控制器的作用下对输入待测信号计数，并把计数值输出，在计数溢出时向控制器和分频器发送溢出脉冲。锁存器用来储存有效计数值，以稳定输出。 四、系统及模块具体实现与说明 系统总体结构图见附图1，下面对每一个模块的具体功能、引脚分配和Verilog HDL语言编程实现进行详细说明。 在分模块介绍之前先说明两个重要的寄存器状态STAT[1..0]和LATCH_STAT[1..0]。 STAT[1..0] 用来保存当前档位信息，STAT[1..0]等于0则为第一档，等于1则为第二档，依此类推，共可标记四档，它位于控制模块中，也是输出，这样其他模块可以通过访问它得到当前档位信息，而控制模块可以修改它从而调整档位（注：在系统总图中由于所有与STAT[1..0]相连的线路均为对应顺序连接，故没有才用MAX+plus II中默认的总线连接，而是采用单根线）。 LATCH_STAT[1..0] 用来保存锁存器状态信息，LATCH_STAT[1..0]＝0时，锁存器在CLK作用下打开关闭。LATCH_STAT[1..0]＝1时，锁存器强制置零，CLK无效。LATCH_STAT[1..0]＝ 2时，锁存器强制置1FFFF，CLK无效。它也在控制器中，这样可以通过对其改变数值达到控制锁存器锁存、复位和显示过量程的功能。 计数器COUNTER 计数器设计图见附图1右上部分，由四个十进制计数器级联。四个输入端口：时钟脉冲CLK、使能端EN、清零端CLRN、档位状态端STAT[1..0]。五个输出端口：四个四位十进制BCD码输出OUT1[3..0]～OUT4[3..0]、过量程溢出OF。功能表见下： 表格 1十进制计数器功能表 CLK EN CLRN STAT[1..0] OUT4~1 OF H L 0,1,2 3位加一计数 OF等于第三位进位 H L 3 4位加一计数 OF等于第四位进位 × L L × 计数保持 L × × × L L × H × L L 输入 输出 每个十进制计数器用Verilog HDL语言编程实现。源程序如下： module counter_10(clk, en, clrn, cr, out); //clk：时钟脉冲，上升沿触发 en: 使能端，高电平有效 //clrn：清零端，上升沿，高电平有效 input clk, en, clrn; //cr: 进位端 output cr; reg cr; //四位十进制BCD码输出 output[3:0] out; reg[3:0] out; always @(posedge clk or posedge clrn) begin //clrn 上升沿、高电平清零 if(clrn) begin out = 0; cr = 0; end else begin //en为高，模十加一计数，en为低，计数保持 if(en) begin if(out 9) begin out = out + 1; cr = 0; end else if(out == 9) begin out = 0; cr = 1; end