数字时钟设计演示文件修改版.pptVIP

5.出现一个确认窗口，告知检测到一个器件，单击“确定”按钮； 6.选择刚刚生成的bit文件，单击“打开”； 7.可能会出现警告，单击“确定”； 8.此时界面中JTAG链上只有一个器件，型号为 XC3S400，单击鼠标右键，单击“Program…”，完成对器件编程，进行实际验证。 数字时钟设计-编程下载验证 第十一章 ● library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; --实体定义部分 entity clock is port( clk : in std_logic; rst : in std_logic; inc_min : in std_logic; sub_min : in std_logic; inc_hour : in std_logic; sub_hour : in std_logic; sel : out std_logic_vector(2 downto 0); q : out std_logic_vector(7 downto 0)); end clock; 数字时钟设计-主程序 第十一章 ● --信号定义： architecture Behavioral of clock is signal sec_counter1:std_logic_vector(3 downto 0); signal sec_counter2:std_logic_vector(3 downto 0); signal min_counter1:std_logic_vector(3 downto 0); signal min_counter2:std_logic_vector(3 downto 0); signal hour_counter1:std_logic_vector(3 downto 0); signal hour_counter2:std_logic_vector(3 downto 0); signal divcounter : std_logic_vector(3 downto 0); signal div_clk : std_logic; signal scancounter : std_logic_vector(1 downto 0); signal scan_clk : std_logic; signal scan_out : std_logic_vector(2 downto 0); signal secseg1,secseg2,minseg1,minseg2,hourseg1,hourseg2:std_logic_vector(7downto 0); begin 数字时钟设计-主程序 第十一章 ● --计数时钟，对外部输入时钟分频，此处只适用于仿真，实际进行时间计数时，分频后时钟应该满足1HZ。 process(rst,clk) begin if(rst=0)then divcounter=0000; div_clk=0; elsif(rising_edge(clk)) then if(divcounter=1111) then divcounter=0000; div_clk=not div_clk; else divcounter=divcounter+1; end if; end if; end process; 数字时钟设计-主程序 第十一章 ● --仿真时数码管扫描时钟，实际中需根据具体情况进行调解时钟频率 process(rst,clk) begin if(rst=0)then scancounter=00; scan_clk=0; elsif(rising_edge(clk)) then if(scancounter=11) then scancounter=00; scan_clk=not scan_clk; else scancounter=scancounter+1; end if; end if; end process; 数字时钟设计-主程序 第十一章 ● --时钟计数部分主进程 --时钟复位 clock:process(div_clk,rst) be