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第四章 时序逻辑电路 时序逻辑概述 时序逻辑概述 时序逻辑概述 时序逻辑概述 时序逻辑电路的分析 时序逻辑电路的分析 时序逻辑电路的分析 时序逻辑电路的分析 时序逻辑电路的分析 时序逻辑电路的分析 时序逻辑电路的分析 时序逻辑电路的分析 时序逻辑电路的分析 时序逻辑电路的分析 时序逻辑电路的分析 时序逻辑电路的分析 时序逻辑电路的分析 时序逻辑电路的分析 时序逻辑电路的分析 时序逻辑电路的分析 时序逻辑电路的分析 时序逻辑电路的分析 时序逻辑电路的分析 (3) 列使用表 列使用表的步骤 ①根据编码状态图列出计数器的状态表 ②根据状态表中规定的现态到次态的转换要求，确定每一个触发器的驱动要求。 时序逻辑电路的设计 时序逻辑电路的设计 1 × 0 × 0 × × 0 0 0 1 1 0 1 1 1 0 × 1 × 1 × 1 1 × 0 1 1 1 0 0 0 0 1 × 1 1 × 0 × × 0 0 1 0 1 0 0 1 1 0 × × 1 × 1 × 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 1 1 1 0 1 0 1 0 0 0 0 1 1 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 0 × × 0 0 0 0 0 × × × × × × × 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 1 × × 0 0 × 0 1 × × × × × × × 0 1 × × 1 1 × 1 × 1 × 时序逻辑电路的设计 (4) 求驱动方程 时序逻辑电路的设计 时序逻辑电路的设计 时序逻辑电路的设计 由使用表可得： (5) 求输出方程 时序逻辑电路的设计 (6) 逻辑图(省略)及检查自启动 时序逻辑电路的设计 异步时序逻辑电路的特点是触发器不受统一的CP脉冲信号的控制。因此，在异步时序逻辑电路的设计过程中，除参考同步时序逻辑电路的设计步骤外，还需要在选定触发器类型后，为每个触发器选择合适的时钟脉冲信号、即确定相应的时钟方程。 异步时序电路中各触发器的时钟信号不是由外加脉冲统一供给的。 2 异步时序逻辑电路的设计 时序逻辑电路的设计 决定各个触发器的时钟信号从哪里取得。 ①要“足够”，每当该级触发器需要发生状态变换时，必须有一个有效时钟信号出现在时钟输入端。 ②要“尽可能少”，在保证有足够的有效时钟的前提下，使该级触发器实际得到的有效时钟信号越少越好。 基本原则： 各级触发器时钟的选取，采用逐级向前寻找的方式，即尽可能用Qi-1或Qi-1，如前级不能用，则只能向更前级寻找。 时序逻辑电路的设计 例 用JK触发器设计一个满足状态转换图的异步时序逻辑电路。 时序逻辑电路的设计 十进制计数器需要4个触发器，用Q3Q2Q1Q0表示这4个触发器的输出。 0 0 0 0 1 0 0 0 0 1 0 0 1 1 0 0 0 0 1 0 1 0 1 0 0 1 1 0 1 1 1 0 0 1 1 1 1 1 1 1 0 0 0 0 10个下降沿 外加时钟脉冲 10次翻转 5个下降沿 4次翻转 2个下降沿 2次翻转 1个下降沿 2次翻转 时序逻辑电路的设计 修改状态表 在每次计数器状态变化时，并不是每级触发器都有有效时钟。对于没有有效时钟的触发器，它的状态是不可能改变的，并且和触发器输入端信号值无关。或者说，这时输入端的状态是可以任意指定。因此，在设计中可对状态转移表作出修改，凡是没有有效时钟作用的状态，它的触发器的下一个状态可以按任意态处理(即作为无关项处理)。 0 0 0 0 1 1 1 1 0 1 0 1 0 1 0 1 0 1 1 1 0 0 1 1 0 0 1 1 1 1 1 0 0 0 0 1 0 0 0 0 0 0 0 0 现 态 × × × × × 1 × × × × 1 × 0 × 0 × 0 × 次 态 × 1 × 1 × 0 × 1 × 0 1 1 0 1 0 1 0 1 时序逻辑电路的设计 时序逻辑电路的设计 时序逻辑电路的设计 常用的集成时序逻辑电路 1 寄存器与移位寄存器 寄存器是存储二进制数的时序逻辑电路组件，它具有接收和寄存二进制数的功能。前面介绍的各种集成触发器，就是一种可以存储一位二进制数的寄存器，用n只触发器就可以存储n位二进制数。 ①寄存器 常用的集成时序逻辑电路 常用的集成时序逻辑电路 数码寄存 1 异步清零 0 0 0 0 × × × × × 0 数据保持 保 持 × × × × 1 1 数据保持 保 持 × × × × 0 1 工作模式 输 入 时钟 清零 输 出 74LS175功能表 常用的集成时序