基于CPLD与51单片机的数字频率计的设计素材.doc

课 程 设 计 报 告 项目名称：基于CPLD与51单片机的数字频率计的设计 组 员： 赵 聪（2012128089） 关珊珊（2012128022）））） 目 录 1引言 1 2总体方案的分析和设计 1 2.1 测频原理分析 1 2.1.2 基于CPLD与51单片机的数字频率计原理 2 2.1.3误差分析 3 2.2 数字频率计的系统设计 4 3 硬件设计与设计 5 3.1 电源部分电路 5 3.2按键检测及蜂鸣器电路 5 3.3单片机最小系统 6 3.4 CPLD测频模块 6 3.4.1 测频/测周期的实现 6 3.4.2. 控制部件设计 7 3.4.3 计数部件设计 7 3.5 液晶显示模块 9 4 软件设计与实现 10 4.1 CPLD软件设计 10 4.1.1 CPLD模快实现的功能 10 4.1.2 标准频率测试计数器 10 4.1.3 测脉宽逻辑 11 4.2单片机软件设计 11 4.2.1单片机的编程与流程图 11 5性能测试与误差分析 15 5.1 性能测试 15 5.2 误差分析 16 6 结束语 16 [参考文献] 16 附 录 17 1引言 数字频率计是通信设备、视、音频等科研项目生产领域不可缺少的重要测量仪器[1]。基于传统频率测量原理的频率计的测量精度将随被测频率信号频率的下降而下降，在实际应用中有较大的局限性。如果要求只使用一种测量方法而对整个频率范围内的频率信号的测量都能达到同样的精度，就只能采用等精度频率测量方法。而基于CPLD与51单片机的数字频率计不但能在整个频率测量区域内保持恒定的频率测量精度，且具有较高的频率测量精度。因此，等精度频率测量技术在现实的应用非常广泛。 基于CPLD与51单片机的数字频率计的设计采用自上向下的设计方法，用STC12C5A60S2单片机作为系统的主控部件，实现整个电路的测试信号控制、数据运算处理、键盘扫描和控制液晶的显示输出。复杂可编程逻辑器件CPLDEPM240完成各种时序逻辑控制、计数功能,在Ouartus II平台上用Verilog硬件描述语言设计以及编译，调试，仿真和下载[3]。本系统实现了测频范围为0.1Hz～10MHz，测频精度：测频全域相对误差恒为百万分之一；脉宽测试范围0.1μs～1s；测试精度0.01μs ；占空比测试范围1％～99％，测试精度1%。 2总体方案的分析和设计 2.1 测频原理分析 2.1.1频率测量方案 方案一：周期频率测量法。通过测量被测信号的周期，由公式求出待测信号的频率。这种频率测量方法需要有标准倍的频率信号，在待测信号的一个周期内，对提供的标准信号进行周期计数。这种方法的计数值会产生最大为±1个脉冲误差，并且测试精度与计数器中记录的数值有关，为了保证频率的测量精度，周期测量法仅适用于频率较低的待测信号的频率测量。 方案二：直接频率测量法。直接率测量的方法就是在确定的单位时间内，检测被测信号的脉冲数。由于设置的单位时间通常不是被测频率信号的周期的整数倍数，这种测量方法的脉冲计数也会产生最大为±1个脉冲误差。当我们进一步分析测量误差：设待测信号脉冲周期为,频率为，当测量时间为时，测量准确度为，由上面的推导可知直接频率测量的准确度与被测信号的频率有关：当被测信号的频率越高则测量精度也就越高，反之频率的测量精度也越低。因此直接频率测量的方法一般只适合测量频率较高的被测信号，不能满足在整个频率段内测量精度保持不变的要求。 方案三：等精度频率测量法，测量的精度保持一个定值，不随所测信号频率的变化而变化。在快速测量的要求下，如果要得到较高的频率测量精度，那么必须采用较高频率的标准信号。由于单片机本身时钟频率不高，同时受到若干指令运算的限制，测频速度较慢，无法满足高精度、高速的测频要求；而采用集成度高、速度快的现场可编程门阵列CPLD能够实现高精度、高速的频率测量。 综上所述，选择方案三。 2.1.2 基于CPLD与51单片机的数字频率计原理 基于CPLD与51单片机的数字频率计测频方法:它的闸门时间的大小不是固定的，可以人为自己设定闸值时间，但是在测量的时候实际闸门时间是被测信号周期的整数倍，即与被测信号同步[3]。其测频原理说明图如下图所示。在测量过程当中，用两个计数器分别对被测频率信号和标准脉冲信号同时计数。首先给出闸门使能信号(预置闸门开启信号为上升沿)[4]，这时两个计数器并不开始计数，而是等到之后被测信号的上升沿到来时，两个计数器才真正开始计数。然后等待预置闸门信号关闭(这里是下降沿)[5]，两个计数器并没有立即停止计数，而是等到之后被测信号的上升沿到来时才同时结束两个计数器的计数，完成一次测量。可以看出，在这个测量过程中，实际两个计数器计数的闸门时间t与之前预置闸门时间t1并不