数字电子技术 篇章 时序电路.pptVIP

第四章 集成触发器与基本时序逻辑电路 本章首先介绍各种触发器，然后介绍常见的时序电路，例如，数码寄存器、计数器、移位寄存器、顺序脉冲发生器、序列脉冲检测器等。 3.5.1 基本RS触发器 触发器是构成时序电路的基本逻辑单元。基本触发器是能记忆1位二进制信息的电路，有三种基本电路。 非门组成 与非门组成 或非门组成 非门组成的基本触发器 Q变为0状态，称为复位(置0) Q变为1状态，称为置位(置1) 与非门组成的基本触发器 触发器的状态不变，由原状态决定，称为保持。 触发器的状态具有随机性，实际使用时应避免，通常称为禁用。 两个低电平同时消失时，输出为0或1不确定，决定于门的传输时间快慢。 上述功能通常用真值表描述 或非门组成的基本触发器 “0”还是“1”态无法确定 假定 、 原都为“1”，Q为“0”状态。每个与非门的延迟时间为1tpd。 若 、 ，则经1tpd延时Q变高，再经1tpd后， 变低。 若 、 ，则经1tpd延时先 变高，再经1tpd后，Q 变低。 可见，从输入状态变化到输出状态改变， 和 的高低电平时间都应＞2tpd。 二、基本RS触发器的动态特性 动态特性是指输入信号、CP脉冲及状态翻转之间的时间关系。 基本RS触发器应用举例 用基本RS触发器实现无弹跳开关。 电路 波形 3.5.2 电平触发的触发器 在时序逻辑电路中，一般要求用一个统一的时钟信号来协调整个电路的工作。有时钟信号时，电路的输出状态可能翻转，否则电路的输出状态就不变。简单地说，电路输出状态的改变与时钟信号出现是同步的，所以也称同步触发器。 一、高电平触发的RS触发器 也称RS锁存器。 在基本RS触发器的基础上增加了两个与非门，所以在输入的RS上没有非号和D下标。 功能用真值表表示 当CP为低电平“0时”，G3和G4与非门封锁，只有在CP高电平“1”后，两个与非门打开，接受R、S状态。 保持功能 置1功能 置0功能 功能用次态逻辑函数(特性方程)表示 功能用状态转换图表示 它表示触发器从现态转换到次态时对输入端的要求。 高电平触发RS触发器的逻辑符号 置1 置0 异步置位 对RS端数据的时间要求： 当Q或 一端稳定时，则 当Q和 两端都稳定时，则 动态特性 设每个与非门的延迟时间为1tpd。 对CP高电平时间要求： CP脉冲出现到触发器翻转时间： 二、时钟高电平触发的D触发器 在RS触发器的基础上增加一个反相器，就成为D触发器。 说明高电平触发的D触发器的次态与D端状态相同。所以又称D锁存器。 逻辑符号 D触发器的真值表 在CP=1期间，RS的变化都会使触发器翻转。故RS端的数据变化必须在CP=0期间完成，才能保证电路状态正确翻转。 2. 触发特点及存在问题 在CP=1期间，非常容易接收干扰信号，说明抗干扰能力差。 由于在CP=1期间存在空翻现象，因此不能实现计数功能(来一个CP脉冲，状态只翻一次)。 计数型触发器 空翻波形 3.5.3 边沿触发器 边沿触发器只有在CP脉冲的上升沿或下降沿时接收信号，并完成翻转，而与此时刻前后的输入状态无关。所以，触发器响应输入信号的时间极短，电路的可靠性高，抗干扰能力强。目前的触发器产品一般都采用该技术。 一、主从D功能触发器 1.将两个高电平触发的D触发器串联起来，用同一个CP脉冲触发，如图所示。 主触发器 从触发器 主从型触发器的翻转特点是分接收和翻转二个节拍动作。 CP为高电平“1”，主触发器根据D状态翻转，QM=D；从触发器（触发器）Q端状态不会改变。 CP一当跳变为低电平“0”，主触发器状态封锁保持不变；从触发器（触发器）Q端状态跟主触发器而变，即Q=QM=D。 可见在一个CP脉冲周期内，分为两个节拍动作，但对整个触发器而言，其状态改变是在CP脉冲的下降沿到达后实现的。所以为下降沿触发的D触发器。 逻辑符号 注意：该电路在CP=1期间，也容易把干扰信号接收锁存在主触发器中，若干扰信号消失后，等到CP变为低电平时，该锁存在主触发器中的状态仍然将传入从触发器，使触发器的状态发生改变。 2.用CMOS传输门和或非门组成主从型D触发器时，接收干扰信号的可能性将减小，提高了抗干扰能力。 电路同样分主、从触发器，一个时钟周期也分两个节拍动作。同时有以下特点： CMOS主从型D触发器 ● 不管CP是高电平还是低电平，都能用复位端和置位端进行可靠的复、置位。而且是高电平复位和置位。 如RD =“1”,SD =“0”时,Q =“0” 如RD =“0”,SD =“1”时,Q =“1” TG1、TG4接通，TG2、TG3断开，主触发器接收D信息，从触发器状态