《数字逻辑》第2章作业与习题.docVIP

《数字逻辑》第2章作业与习题一、作业1）填空题1．传统的逻辑函数的表示方法有 、 、 和 。2．逻辑变量和函数只有 两种取值，而且它们只是表示两种不同的逻辑状态。3．逻辑函数，其反函数 = ，其对偶式F*= 。4．函数的最简与或式是 。2）单选题1．函数的最简与或式为（ ）。① 1 ② 0 ③ AB ④ 以上均不是2．逻辑函数，当ABC的取值为（ ）时，F =1。① 000 ② 011 ③ 101 ④ 1113．函数A?B与（ ）。① 互为反函数 ② 互为对偶式 ③ 相等 ④ 答案都不正确。3）问答与计算题1．将逻辑函数写成标准与或表达式。2．推导出函数的最简与或式。Z3．列出下述问题的真值表，利用最小项推导法写出其逻辑函数表达式，并利用公式简化法进行简化。然后写出完整的Verilog HDL程序。Z有3个温度检测器，当检测的温度超过60°时，温度检测器输出信号为1；低于60°时，输出为0。当两个或两个以上的温度检测器的输出为1时，总控制器的输出为1，以控制调控设备，使温度降低到60°以下。4．用公式法证明下列等式：5．用if语句设计一个二选一的总线选择器，当选择信号sel为“1”时，输出qout[3:0]等于输入data[3:0]；当sel为“0”时，输出qout[3:0]等于0。下面程序是否正确？若不正确，一一指明出错的语句，并给出完整的正确程序。尝试用Quartus Ⅱmodule mux_2(qout,data,sel); output[3:0] qout; input[3:0] data; input sel;always@ (sel or dmodule mux_2(qout,data,sel); output[3:0] qout; input[3:0] data; input sel;always@ (sel or data) begin if(sel) qout=data; endendmodule;module countermodule counter(qout, cout,data,load,reset,clk); output qout; output cout; input[7:0] data; input load,reset,clk;reg[7:0] qout;always @ (posedge clk) if (qout==8’begin qout=0; cout=1; endelsebegin qout=qout+1; cout=0; endalways @ (negedge reset) qout=0;always @ (negedge load) qout=data;endmodule二、习题1）填空题1．逻辑函数表达式的标准形式有 和 。2．逻辑函数化简的常用方法有 和 。3．函数的反函数= 。4．若逻辑函数，则其反函数= 。5．函数F=AB+BC+AC的反函数的与或表达式为 。6．若逻辑函数F=A+BC，则其或与形式是 。2）单选题1．函数F(A，B，C，D)=∑m(1，3，5，7，8，9，10，11，14，15)的最简与非实现是（ ）。① ② ③ ④ 2．函数F(A，B，C，D)=∑m(0，1，2，3，6，8，13，15)+∑d(10)的简化与或表达式是（ ）。① ②③ ④3．逻辑函数的反函数为（ ）。① ② ③ ④ 4．能使逻辑函数为零的变量（顺序为ABC）组合是（ ）。① 011，110，101 ② 010，001，100③ 110，101，011 ④ 110，101，1115．下列函数中（ ）式是函数的最小项表达式。① ② ③ ④ 6．函数是最简（ ）表达式。① 或与 ② 与或非 ③ 与非与非 ④ 或非或非7．在下列表达式中，可以全部用或非逻辑实现的是（ ）。① ② ③ ④ 8．能使逻辑函数F =A ? B ? C ? D均为1的输入变量组合是（ ）。① 1101，0001，0100，1000 ② 1100，1110，1