第五章组合逻辑电路.ppt

竞争冒险的判别 当逻辑函数在一定条件下可简化成下列两种形式时，则该组合逻辑电路存在竞争冒险现象。 真值表 输入：自然二进制码 输出：低电平有效 3、74LS138的级联 　　二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9～Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。 2.5.2 二-十进制译码器 1、8421 BCD码译码器 　　把二-十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译码器。 真值表 逻辑表达式 逻辑图 将与门换成与非门，则输出为反变量，即为低电平有效。 ２、集成8421 BCD码译码器74LS42 2.5.3 显示译码器 1、数码显示器 　　用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。 b=c=f=g=1，a=d=e=0时 c=d=e=f=g=1，a=b=0时 共阴极 2、显示译码器 真值表仅适用于共阴极LED 真值表 a的卡诺图 b的卡诺图 c的卡诺图 d的卡诺图 e的卡诺图 f的卡诺图 g的卡诺图 逻辑表达式 逻辑图 2、集成显示译码器74LS48 引脚排列图 功能表 辅助端功能 本节小结 　能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。 　能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器。 　实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。 　加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。 ２.3 数值比较器 2.3.1 1位数值比较器 2.3.2 4位数值比较器 2.3.3 数值比较器的位数扩展 退出 用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。 2.3.1 1位数值比较器 设A＞B时L1＝1；A＜B时L2＝1；A＝B时L3＝1。得1位数值比较器的真值表。 逻辑表达式 逻辑图 2.3.2 4位数值比较器 真值表中的输入变量包括A3与B3、A2与B2、A1与B1 、A0与B0和A＇与B＇的比较结果，A＇B＇、A＇B＇和A＇=B＇。A＇与B＇是另外两个低位数，设置低位数比较结果输入端，是为了能与其它数值比较器连接，以便组成更多位数的数值比较器；3个输出信号　L1(A＞B)、L2(A＜B)、和L3(A＝B)分别表示本级的比较结果。 逻辑图 2.3.3 比较器的级联 集成数值比较器 串联扩展 TTL电路：最低4位的级联输入端A＇B＇、 A＇B＇和A＇=B＇ 必须预先分别预置为0、0、1。 CMOS电路：各级的级联输入端A‘B’必须预先预置为1 ，最低4位的级联输入端A＇B＇和A＇=B＇ 必须预先预置为0、1。 并联扩展 本节小结 　在各种数字系统尤其是在计算机中，经常需要对两个二进制数进行大小判别，然后根据判别结果转向执行某种操作。用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。在数字电路中，数值比较器的输入是要进行比较的两个二进制数，输出是比较的结果。 　利用集成数值比较器的级联输入端，很容易构成更多位数的数值比较器。数值比较器的扩展方式有串联和并联两种。扩展时需注意TTL电路与CMOS电路在连接方式上的区别。　 ２.4 编码器 2.4.1 二进制编码器 2.4.2 二-十进制编码器 退出 实现编码操作的电路称为编码器。 2.4.1 二进制编码器 1、3位二进制编码器 输入8个互斥的信号输出3位二进制代码 真值表 逻辑表达式 逻辑图 2、3位二进制优先编码器 在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。 设I7的优先级别最高，I6次之，依此类推，I0最低。 真值表 逻辑表达式 逻辑图 8线-3线优先编码器 如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。 2、集成3位二进制优先编码器 集成3位二进制优先编码器74LS148 ST为使能输入端，低电平有效。YS为使能输出端，通常接至低位芯片的端。YS和ST配合可以实现多级编码器之间的优先级别的控制。YEX为扩展输出端，是控制标志。 YEX ＝0表示是编码输出； YEX ＝1表示不是编码输出。 集成3位二进制优先编码器74LS148的真值表 输入：逻辑0(低电平）有效 输出：逻辑0(低电平）有效 集成3位二进制